TWI536533B - 靜電放電保護裝置及方法 - Google Patents

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艾默里 傑朗
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洪昌士
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飛思卡爾半導體公司
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Description

靜電放電保護裝置及方法
本發明之實施例大體上係關於半導體器件及製造半導體器件之方法，且更特定言之，係關於在積體電路及其他電路及電子總成中用於靜電放電(ESD)保護之半導體器件。
本申請案已經於2010年1月20日在美國申請為專利申請案第12/690771號。
現代積體電路(IC)及電子總成以及本文中之器件歸因於靜電放電(ESD)事件而受到損壞威脅。此在此項技術中係眾所周知的。因此，跨此等器件、IC及電子電路或總成之終端提供一種ESD箝位電路(限壓器件)係司空見慣的。如本文中所使用，術語積體電路及縮寫IC意為是指不論形成於一單石基板中或作為單獨元件或其等之一組合之任何類型電路或電子總成。
根據一第一實施例，提供一種電子總成(20)，其包括：第一(23)及第二(22)外部終端；耦合於該第一(23)及第二(22)外部終端之間之一核心電路(24)；耦合於該第一(23)及第二(22)外部終端之間之一雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)，其中該雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)包括：電氣耦合至該第一終端(23)之一第一摻雜密度之一射極區(78)；電氣耦合至該第二終端(22)之一第二摻雜密度之一集極區(86)；定位於該射極區與該集極區之間之一第三摻雜密度之一基極區(75)；及定位於該基極區(75)與該集極區(86)之間之一第四摻雜密度之一進一步區(85)，其中至少該進一步區(85)延伸至一上覆介電質半導體介面(791)，及其中該基極區(75)與該進一步區(85)具有一第一摻雜物邊界(751)，及該集極區(86)與該進一步區(85)具有一第二摻雜物邊界(861)，及其中該第一摻雜物邊界(751)及該第二摻雜物邊界(861)之至少一者(751或861)在該介電質半導體介面(791)之下之一距離Y>0處具有一最大摻雜物密度。根據又一實施例，Y大於等於0.1微米。根據又一實施例，該第一摻雜物邊界(751)及該第二摻雜物邊界(861)分別在該介電質半導體介面(791)之下之距離Y1及Y2處具有最大摻雜物濃度，且其中Y1>0及Y2>0。根據又一實施例，該基極區(75)及該集極區(86)係比該進一步區(85)更重摻雜。根據又一實施例，該基極區(75)之一峰值摻雜物濃度及該集極區(86)之一峰值摻雜物濃度比該進一步區(85)之一平均摻雜物濃度大至少5倍。根據又一實施例，該基極區(75)之該峰值摻雜物濃度及該集極區(86)之該峰值摻雜物濃度比該進一步區(85)之該平均摻雜物濃度大至少10倍。根據又一實施例，該射極區(78)及一基極接觸區(77)係大體上短路在一起。根據另一實施例，該第一摻雜物邊界(751)及第二摻雜物邊界(861)係藉由該進一步區(85)而分開一最小距離D，且其中該最小距離D出現在該介電質半導體介面(791)之下之一深度Y>0處。根據又一實施例，該雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)係經調適而具有大體上藉由D決定之一突崩觸發電壓Vt1。
根據一第二實施例，提供一種形成一雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)之方法，該方法包括：提供一半導體基板(72)，該半導體基板具有分別係一第一導電型及第一摻雜物密度或一第二導電型及第二摻雜物密度之一第一區(74)，其延伸至一第一表面(71)；形成一第三導電型及第三摻雜密度之一第一井區(762、86)，該第一井區(762、86)自該第一表面(71)延伸至該第一區(74)中且具有一第一橫向邊界(927-1、861)；形成與該第三導電型相反之一第四導電型且具有一第四摻雜密度之一第二井區(75)，該第二井區(75)延伸至該第一井區且具有跨具有一第五摻雜物密度之該第一區(74)之一中間部分(85)而與該第一橫向邊界(927-1、861)分開一最小距離D之一第二橫向邊界(751)；形成上覆於至少該中間部分(85)之一介電質半導體介面(791)，且其中：(i)該最小距離D係定位於該介電質半導體介面(791)之下一距離Y>0，或(i)該第三及第四摻雜密度比在該介電質半導體介面(791)以下之一距離Y>0處之第五摻雜密度大至少5倍，或(iii)(i)及(i)兩者。根據又一實施例，Y大於等於0.1微米。根據又一實施例，Y大於等於0.2微米。根據又一實施例，該第三及第四摻雜密度比在該介電質半導體介面(791)以下之一距離Y處之第五摻雜密度大至少10倍。根據又一實施例，提供一半導體基板(72)之步驟包括：提供一半導體基板，該半導體基板具有延伸至一第一表面(71)之一第一或第二導電型之第一(74)及第二(74R)橫向配置區，及其中形成一第一井區(762、86)之步驟包括：形成一第三導電型及第三摻雜密度之一第一井區(762、86；762R、86R)，該第一井區(762、86；762R、86R)自該第一表面(71)介於該第一(74)及第二(74R)橫向配置區之間延伸，使得該第一井區(762、86；762R、86R)具有在該第一區(74)中之一第一橫向邊界(861)及在該第二區(74R)中之一第二橫向邊界(861R)，及其中形成一第二井區之步驟包括：形成與該第三導電型相反之一第四導電型及具有一第四摻雜密度且分別延伸至該等第一(74)及第二(74R)區中之第一及第二間隔分離式第二井區(75、75R)，其中該等第二井區之該第一(75)者具有跨具有第五摻雜物密度之該第一區(74)之一第一中間部分(85)而與該第一橫向邊界(861)間隔分離一距離D之一第三橫向邊界(751)，及該等第二井區之該第二(75R)者具有跨具有第五摻雜物密度之該第一區(74R)之一第二中間部分(85R)而與該第二橫向邊界(861R)間隔分離一距離DR之一第四橫向邊界(751R)，及其中形成一介電質半導體介面(791)之步驟包括：形成上覆於該第一中間部分(85)之一介電質半導體介面(791)及形成上覆於該第二中間部分(85R)之一介電質半導體介面(791R)；且其中該等距離D及DR係分別定位於該介電質半導體介面(791、791R)之下深度分別為YD>0及YDR>0。根據另一實施例，D及DR係大體上相等。根據又一實施例，該方法進一步包括：提供在該第一(75)及第二(75R)間隔分離式第二井區中之該第三導電型之第一(78)及第二(78R)接觸區及該第四導電型之第三(77)及第四(77R)接觸區，其中該第一(78)及第三(77)接觸區係耦合在一起且耦合至該雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)之一第一終端(23)，及該第二(78R)及第四(77R)接觸區係耦合在一起且耦合至該雙極電晶體靜電放電(ESD)箝位電路(21'、700)之一第二終端(22)。
根據一第三實施例，提供一種雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)，該雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)形成於具有一第一表面(71)之一基板(72)中且耦合至第一(23)及第二(22)終端，且該雙極電晶體靜電放電(ESD)箝位電路(21、21'、70、700)包括：耦合至該第一終端(23)之一射極(78)；耦合至該第二終端(22)之一集極(86、762)；定位於該射極(78)及該集極(86、762)之間之一基極(75)；及耦合於該基極(75)及該集極(86、762)之間且比該基極(75)及該集極(86、762)更輕摻雜之一中間半導體部分(85)，其中至少該中間半導體部分(85)延伸至在該第一表面(71)處或附近之一介電質半導體介面(791)，及其中該中間半導體部分(85)具有自該介電質半導體介面(791)延伸遠離之與該基極(75)之一第一介面(751)及與該集極(86、762)之一第二介面(861)，及其中該第一介面及該第二介面(751、861)具有定位該介電質半導體介面(791)以下之一距離Y>0之一最小間距D。根據又一實施例，Y大於等於0.1微米。根據又一實施例，該箝位電路進一步包括下伏於該基極(75)且歐姆耦合至該集極(86、762)之一埋入層區。根據又一實施例，該中間半導體部分(85)係比該基極(75)及該集極(86、762)更輕摻雜至少1/5。
本發明在下文中將結合以下圖式而描述，其中相同數字表示相同元件。
以下實施方式實質上係僅示例性且並不意為限制本發明或本發明之應用及使用。此外，並不意為藉由前述技術領域、先前技術或以下實施方式中所呈現之任何表達或隱含的理論而界定範圍。
為了說明之簡化及明晰，圖式繪示構造之通用方式，且可省略眾所周知特徵及技術之描述及細節以避免不必要混淆本發明。因此，圖式中之元件並不一定按照比例繪示。舉例而言，圖式中之元件或區之一些之尺寸可相對於其他元件或區係放大的，以有助於提升對本發明之實施例之理解。
若存在，則該描述及申請專利範圍中之術語「第一」、「第二」、「第三」、「第四」及類似物可係用於區分類似元件且並不一定用於描述一特定順序或時間次序。應瞭解，如此使用之術語在適當情況下係可互換的，使得本文中所述之本發明之實施例係例如可按照除了此等順序或本文中所述之其他順序以外之順序而操作。此外，術語「包括」、「包含」、「具有」及其等之任何變動意為涵蓋非排除性包含，使得包括一系列元件之一程序、方法、物品或裝置並不一定限於此等元件，而可包含此程序、方法、物品或裝置未明確列出或固有之其他元件。如本文中所使用，術語「耦合」係定義為藉由一電氣方式或非電氣方式而直接或間接連接。如本文中所使用，術語「大體上」意味著以一實踐方式足以完成所述目的，及若存在，則小缺陷對所述目的係不顯著的。
如本文中所使用，術語「半導體」意為包含不論單晶、多晶或非晶之任何半導體以及包含IV型半導體、非IV型半導體、化合物半導體以及有機及無機半導體。此外，術語「基板」及「半導體基板」意為包含例如單晶結構、多晶結構、非晶結構、薄膜結構、多層結構且並不限於絕緣體上覆半導體(SOI)結構及其等之組合。術語「半導體」係縮寫為「SC」。為了便於解釋且並不意為限制，半導體器件及製造方法在本文中係描述用於矽半導體，但是熟習此項技術者將瞭解，亦可使用其他半導體材料。另外，雖然各種器件類型及/或摻雜SC區可識別為N型或P型，但是此僅係為了便於描述且並不意為限制，及此識別可藉由一「第一導電型」或一「第二、相反導電型」之更通用描述而取代，其中該第一型可係N或P型，及該第二型接著係P或N型。
圖1係電路20之一簡化示意圖，其中靜電放電箝位電路21係放置例如於一IC之輸入-輸出(I/O)終端22與接地或共通終端23之間以保護該IC中之其他器件，即保護亦耦合至I/O終端及共通終端22、23之「電路核心」24。熟習此項技術者將瞭解，靜電放電箝位電路21可跨該IC之任何終端而放置，且本文中對I/O終端之參考意為包含不僅用於輸入或輸出信號之任何及所有其他終端。此外，圖1之方塊21中所繪示之齊納(Zener)二極體符號僅係為了便於識別ESD方塊21之限壓功能，且並不意為暗示本文中必須存在一齊納二極體。關於用於ESD保護之結構或元件，術語器件、箝位電路及電晶體係可互換使用。
圖2係繪示跨I/O終端22、23而耦合之利用雙極電晶體25之ESD箝位電路21之內部元件之一簡化示意圖，該雙極電晶體25具有射極26、集極27、基極28及內部電阻29。當跨終端22、23之電壓上升超過一預定限制時，雙極電晶體25導通，期望將跨終端22、23之電壓限制至低於可損害電路核心24之一位準。
圖3展示一典型靜電放電(ESD)保護裝置(諸如，例如圖2之器件21)之傳送線脈衝電流(I)對電壓(V)之簡化曲線圖30。當施加電壓增加時，非常少電流流動，直到觸發電壓31達到電壓Vt1。一旦經觸發而操作，該ESD裝置即導通，且電流增加至具有電流Ih及電壓Vh之保持點32。取決於電壓源之內部阻抗，電流及電壓可進一步增加至在電流It2及電壓Vt2處之點33，超過該點33可能發生破壞性故障，導致伴隨電壓降低之進一步電流增加。
靜電放電(ESD)保護裝置意為在具有一正常操作電壓Vo之相關聯半導體(SC)器件或非SC器件或積體電路(IC)(即，保護元件或電路核心24)之正常操作期間保持靜止，但是當過度電壓上升時導通，藉此防止損害該(該等)保護元件。該ESD裝置之觸發電壓Vt1應超過該等保護元件之最大正常DC操作電壓Vo(MAX)，否則該ESD裝置將干擾該等保護元件之正常操作。此外，Vt1應係小於例如大至足以損害該(該等)保護元件之一電壓VTR(通常一瞬變電壓)，下文中稱為保護元件崩潰電壓，縮寫為VTR(PEBD)。因此，該ESD裝置應經設計使得Vo(MAX)<Vt1<VTR(PEBD)。在一SC晶粒或晶圓上提供許多ESD箝位電路21使得可保護該IC或電子總成之各種終端之全部係司空見慣的。此等若干ESD箝位電路之Vt1值類似於或在一窄預定範圍內通常係重要的。
當圖2之雙極電晶體25係用於ESD箝位電路21時，觸發電壓Vt1係受到電晶體25之基極-集極間隔高度影響。不幸地是，通常的情況是，即使使用名義上相同之遮罩形狀及尺寸在相同SC晶圓或晶粒上同時製造若干箝位電路電晶體25，該SC晶圓及/或晶粒之不同部分之基極-集極間隔中也有隨例如該晶圓或晶粒上之電晶體25之方位定向而變之顯著變動。此結果為，例如取決於該IC晶圓或晶粒上之相對方位定向，名義上相同箝位電路裝置之Vt1在相同IC之不同區中係不同的。此Vt1變動(下文中ΔVt1)可不利影響總製造良率且係非所欲的。在過去，各種程序修改已經用於最小化ΔVt1，但是此等修改通常係藉由製造成本或其他困難之非所欲增加而完成。
因此，需要提供與一特定IC晶粒或晶圓上之位置或定位無關而在更一致的觸發電壓Vt1處操作之改良ESD箝位電路，即最小化ΔVt1。此外，期望在不明顯修改用於形成該IC之ESD箝位電路及相關聯電路核心之情況下可獲得改良ESD箝位電路。此外，本發明之其他所欲特徵及特性在閱讀結合所附圖式及此先前技術之本發明之實施方式及隨附申請專利範圍之後將變得顯而易見。
圖4展示根據本發明之一實施例實施於一半導體基板中之ESD箝位電路電晶體70之一簡化橫截面圖。電晶體70形成於基板72(例如，P)中，其中具有埋入層區73(例如，N型，縮寫為NBL 73)之。自NBL 73延伸至上表面71之區74上覆於NBL 73者。取決於可用之特定程序及同時製造之所需器件，區74可係N或P。因此，區74在各種圖式中所示之「N/P」係指示可使用之導電型。在一較佳實施例中，使用P型。在區74內係具有與該下伏半導體之介面791之淺溝渠介電質隔離(STI)區79、具有區762中之接觸區80(例如，N+)之井區761及762(例如，N型，統一為76)及具有橫向介面或邊界751之井區75(例如，P型)。進一步N區86係設置成與面向P井區75之介面751且與該P井區75分開距離D之具有橫向介面或邊界861之N井區762電氣接觸。摻雜接觸區77(例如，P+)設置於P井區75中以歐姆接觸P井區75。P井區75中之摻雜區78(例如，N+)作為電晶體70之射極。P井區75作為電晶體70之基極。具有N+接觸區80之N井區86、762作為電晶體70之集極。區74之中間部分85位於分開距離D之介面或邊界751、861之間。如接下去將解釋者，區74之中間部分85比鄰近區75及86更輕摻雜。當介於電晶體70之終端22、23之間施加之電壓接近突崩條件時，不論N或P型，更輕摻雜之中間部分85大體上變為空乏而無自由載子，且有效界定基極-集極間隔。因此，為了便於解釋，不論部分85係N型或P型，跨介於邊界751、861之間之中間部分85之距離D在本文中係稱為基極-集極間隔。介電層81係習知設置於延伸至基極接觸區77、射極區78及集極接觸區80之具有在介電層81中之開口之表面(例如，介面)71上。導體82歐姆接觸集極接觸區80，及導體83歐姆接觸基極接觸區77及射極區80，將區77、78連接在一起。電晶體70之導體82係習知耦合至ESD箝位電路21(見圖2)及電路20(見圖1)之終端22，及電晶體70之導體83係習知耦合至ESD箝位電路21及電路20之終端23。
P井基極區75及集極區86係大體上比位於分開距離D之邊界或介面751、861之間之區74之中間部分85更重摻雜，舉例而言，比區74之中間部分85多至少約5倍重摻雜，習知多至少約10倍重摻雜，及較佳在多約50-400倍重摻雜之範圍內。結合圖7-18更詳細討論各種區之相對摻雜。
當介於終端22、23之間施加一足夠大電壓時，基極區75、85之中間部分85變為空乏而無自由載子，及距離D代表基極-集極間隔。當施加電壓增加至Vt1時，跨介於P井75之邊界或介面751與進一步N區86之邊界或介面861之間之中間部分85之區84中之距離D發生突崩崩潰。因此，電晶體70中發生突崩崩潰處之電壓Vt1取決於介於集極N區86之介面或邊界861與基極P區75之介面或邊界751之間之間隔尺寸D，及介於介面或邊界751、861之間之間隔尺寸D可用於調整Vt1；間隔尺寸D越大，Vt1越高，間隔尺寸D越小，Vt1越小。已經發現，藉由調整P井基極區75及進一步N區86之摻雜分佈(例如，介面或邊界751、861之形狀及/或摻雜濃度)，該突崩崩潰區84可限於發生於STI區79之半導體介電質介面791之下之特定深度Y>0處，及觸發電壓Vt1對間隔尺寸D之不受控變動ΔD靈敏度ΔVt1可大幅降低。此結合圖6及圖7-18而更詳細討論。
圖5展示與圖4之單極性(單向)ESD箝位電路70類似實施於半導體基板72(例如，P)中但根據本發明之又一實施例之雙極性(雙向)ESD箝位電路700之一簡化橫截面圖。雙極性ESD箝位電路700可提供為圖1之ESD箝位電路21'。ESD箝位電路700包括結合圖4所述之類型之ESD電晶體70(例如，在圖5之左邊)、與圖4之ESD電晶體70相同類型之ESD電晶體70R(例如，在圖5之右邊)組合，但在中心面701中橫向鏡射或反射。圖4之ESD電晶體70之各種區之討論適用於圖5。相同參考數字係結合圖5之左邊之ESD電晶體70而使用，及類似參考數字係結合圖5之右邊之ESD電晶體70R而使用，ESD電晶體70R藉由添加「R」而修改以指示與電晶體70中之等效區相比它們係在面701中橫向反射或鏡射。因此，圖5之ESD電晶體70(如圖4之ESD電晶體70)具有具邊界或介面751之P井區75、N井區761、762(統一為76)、P+區77、N+區78、N/P區74之中間部分85中之突崩區84、具有邊界或介面861之進一步N區86、具有介面791之STI區79、介電層81、導電基極-射極接觸導體83及介於介面751、861之間之基極-集極間隔尺寸D。接觸導體83係習知耦合至GND或共通終端23(見圖1)。ESD電晶體70R具有藉由與電晶體70中之相對應區成鏡像組態之等效區75R、751R、761R、762R、76R、77R、78R、84R、85R、74R、86R、861R、79R、81R、83R及介於介面751R、861R之間之基極-集極間隔尺寸DR。基板72及NBL 73係共通的。電晶體70之N井集極區762及電晶體70R之N井集極區762R係合併在中心面701周圍。基極-射極接觸導體83R係耦合至圖1之I/O終端22。因為合併集極區762及762R，所以在圖5之裝置700之配置中不需圖4之裝置70之導體82，但在其他實施例中可包含圖4之裝置70之導體82。由於相同原因，亦習知省略圖4之裝置70之N+集極接觸區80(及80R)，但在其他實施例中可包含圖4之裝置70之N+集極接觸區80(及80R)。背至背ESD箝位電路電晶體70、70R提供圖1之電路20之雙極性(雙向)ESD箝位電路21'。若一正電壓333與終端23相關之I/O終端22，則電晶體70R正向偏壓及電晶體70反向偏壓，且間隔尺寸D大體上決定觸發電壓Vt1。當一負電壓施加於與終端23相關之I/O終端22時，則電晶體70正向偏壓及電晶體70R反向偏壓，且間隔尺寸D大體上決定觸發電壓Vt1R。取決於D及DR係大體上相同或不同，正向及反向觸發電壓Vt1及Vt1R可係大體上相同或不同。任一配置均係可用的。就圖4中所繪示之類型之單極性(單向)ESD箝位電路21之描述闡釋可如何減少歸因於間隔尺寸D之不可避免變動之Vt1之變動之以下討論，但是熟習此項技術者將瞭解，基於本文中描述，此等改良如何亦適用於圖5之雙極性(雙向)ESD箝位電路21'。結合圖4之深度Y之討論亦適用於圖5之類似深度Y、YR。
圖6展示介於一晶粒上在四個不同方位定向之間之一ESD箝位電路電晶體之最高觸發電壓Vt1與在相同四個方位定向之間之最低觸發電壓Vt1之間之差(ΔVt1)MAX(伏特)隨橫向基極-集極間隔尺寸D(微米)而變之簡化曲線圖64。跡線65、66、67、68之各者對應於導致突崩區84之不同深度Y之一不同程序條件。曲線圖64之跡線65、66對應於圖4之突崩崩潰區84之深度Y係相對淺且因此更接近上覆STI區79之介面791之實施例。曲線圖64之跡線67、68對應於調整突崩崩潰區84之深度Y以確保突崩崩潰區84位於STI區79之介面791以下之半導體區74之整體中間部分85內之實施例。結合繪示製造電晶體70之程序之圖7-17及結合展示介面791之下之區74之中間部分85中之摻雜區75、86之介面或邊界751、861之更多細節之圖18而更詳細討論與提供邊界或介面751、861以確保突崩崩潰區84受限於位於整體區74內且不接近上覆STI區79之介面791相關聯之摻雜分佈。
圖7-17係根據本發明之更多實施例在製造之各種階段108-118期間及繪示所得結構208-218且展示另外細節之圖4之ESD箝位電路70之簡化橫截面圖。在圖8-18之討論中藉由描述一較佳實施例而包含摻雜位準及/或摻雜劑量且並不受限。離子植入係一種摻雜裝置70內之各種區之較佳方法，但並不意為限制性，且亦可使用此項技術中眾所周知之其他摻雜方法。光阻係與離子植入摻雜一起使用之一合適遮罩材料，且除非另有特定指明，否則下文中假定為此材料，但並不意為限制性。熟習此項技術者將瞭解，取決於意欲使用之摻雜物及摻雜方法，亦可使用此項技術中眾所周知之其他類型遮罩層或材料。類似地，製造程序係藉由舉例方式說明用於矽半導體，但並不限於此。熟習此項技術者將瞭解，取決於所需之特定裝置特性，可作出裝置70(及裝置700)內之各種區之半導體材料、摻雜物、摻雜方法、摻雜位準及/或劑量及尺寸之選擇之大體上修改，及本文中所呈現之此等修改係藉由並不意為限制之舉例而做出。亦應參考圖4以識別本文中所述之形成之各種區。
現參考圖7之製造階段108，提供原始半導體基板72i(例如，P)，其中較低部分721較佳硼摻雜約5E18/立方釐米，及具有較高表面724之較高部分(例如，EPI-1)較佳硼摻雜約2E15/立方釐米。較高部分722較佳藉由磊晶沈積而形成且稱為EPI-1。EPI-1層722之厚度723係習知在約7至8微米之範圍內，但是亦可使用更大或更小厚度。在其他實施例中，可以其他方式形成原始SC基板72i。任一配置係可用的。結果為結構208。
現參考圖8之製造階段109，具有閉合部分901及開放部分902之遮罩90施加於結構208之表面724上。植入物A經由開放部分902而提供以形成基板72i中之NBL區73。對於矽SC而言，銻係用於NBL層73之一合適摻雜物。在表面724以下約1E19/立方釐米之一峰值摻雜密度及在約1至2微米之範圍內之厚度731係較佳的，但是亦可使用其他摻雜物、濃度及深度。結果為結構209。現參考圖9之製造階段110，移除遮罩90，及厚度約3至4微米之第二磊晶層740(「EPI-2」)較佳形成於具有NBL 73之基板72i上之表面724上。EPI-2層740可係N或P摻雜，如先前已指出，且習知以約2E15/立方釐米之一摻雜密度而生長，但是亦可使用更大或更小摻雜位準及厚度。在一較佳實施例中，硼係用於提供P型摻雜，但是亦可使用其他摻雜物。EPI-2層740具有較上表面71且提供裝置70之N/P區74。習知提供大體上介電質填充之深溝渠隔離(DTI)區792，該等深溝渠隔離(DTI)區792大體上自表面71延伸至在使用此項技術中眾所周知之方法指示之位置中之P型較低部分721。DTI區792提供介於隨後形成於DTI區792與橫向定位於相同基板上DTI區792外側之其他器件或元件之間之EPI-2區740內之ESD電晶體70之間之橫向電氣隔離。結果為結構210，下文中稱為基板72。熟習此項技術者將瞭解，結構210中所繪示之基板72亦可以其他方式及以其他順序形成。舉例而言，且並不意為限制，DTI區792可在本文中所繪示之階段之任意者之前或之後在製造程序之其他階段處形成。
現參考圖10之製造階段111，具有閉合部分911及開口912、913之遮罩91施加於基板72之EPI-2層740之表面71上。N型植入物B經由開口912、913而提供以形成具有邊界927-1之N井區926、927。磷及砷係用於此等N井區之合適摻雜物。在約1E18/立方釐米之範圍內之一峰值砷濃度在表面71處或附近係較佳的。定位於表面71之下約0.5微米處約1-2E17/立方釐米之一峰值磷濃度及具有EPI-2層740之厚度741之約25%至75%之一總深度928係較佳的，但是亦可使用其他摻雜物及摻雜密度及深度。結果為結構211。現參考圖11之製造階段112，深度792及具有較低介電質半導體介面791之習知淺溝渠介電質隔離(STI)區79係使用此項技術中眾所周知之方式依期望形成於結構211之表面71中之指示位置處。深度792係通常在約0.05至2微米之範圍內，更習知約0.2至0.5微米，及較佳約0.36微米，但是亦可使用更厚及更薄STI區。該表面習知在STI形成之後平坦化以再曝露SC基板72之表面71。結果為結構212。雖然STI區79係所欲的，但是在其他實施例中，可省略STI區79，及介面791可視為具有任何上覆表面介電質之介面。
現參考圖12之製造階段113，遮罩92施加於具有閉合部分921及開口922之表面71上。例如硼之P型鏈植入物C經由遮罩92之該等開口922提供以形成面向N井區927之邊界927-1之具有橫向邊界或介面751之指示位置處之P井75。如隨後將解釋，圖10-13之介面或邊界927-1對應於圖4及圖14-18之介面或邊界861。P井75較佳具有自表面71之EPI-2厚度741之約30%至70%之深度752。通常在約1E17/立方釐米至1E18/立方釐米之範圍內具有約4E17/立方釐米至8E17/立方釐米之一峰值摻雜物濃度通常在表面71以下約0.5至0.9微米之一深度處係較佳的，但是亦可使用更大及更小深度及摻雜物密度及其他摻雜物。陳述另一種方式，在P井75之介面或邊界處751處之峰值摻雜濃度係有用定位於深度Y>0微米處，合適地係在約深度Y大於0.1微米處，更期望在約深度Y大於0.2微米處，及較佳在介面791(例如，STI區79)之介面791以下約深度Y大於0.3微米處。在省略STI區79及/或藉由一表面介電質(例如，圖4或圖18之介電質81)取代STI區79之實施例中，則介面791應解釋為是指介於此表面介電質或鈍化層與包括寬度D之中間部分85之下伏半導體之間之介面。
用於植入物B及C之較佳鏈植入物之細節係繪示於下文中之表I及II中。如上文所解釋且結合表I及II之討論及圖18，植入物B及C之組合導致引起突崩區84定位於在介面791之下距離Y處之區74(見圖4)之整體中間部分85內之摻雜分佈或邊界751、861。雖然表I及II中所示之鏈植入物係較佳的，但是亦可在所得摻雜分佈使得突崩區84通常位於如上所述之深度Y處的情況下，使用其他摻雜物、濃度及深度。已經發現，此配置顯著降低基極-集極間隔尺寸D之方位定向靈敏度，及因此大體上減少觸發電壓Vt1之方位變動。結果為結構213。
現參考圖13之製造階段114，移除遮罩92，且利用具有閉合部分931及開口932、933之遮罩取代。N型植入物D經由開口932、933提供以形成與電晶體70相關聯之N井區936、937。在一較佳實施例中，遮罩93之開口932係與遮罩91之開口912相符，但是在其他實施例中可有所不同。再者，在一較佳實施例中，遮罩93之開口933係較窄的且位於遮罩91之開口913內，但在更多實施例中可具有其他大小。具有開口932、933及植入物D之遮罩93之目的係延伸製造階段111之N井區926、927以形成與NBL 73歐姆電氣接觸之N井區936、937。磷係用於植入物D之一合適摻雜物以形成N井區936、937。在表面71以下之一第一深度處之在約5E17/立方釐米至2E18/立方釐米之範圍內之一第一峰值濃度係可用在約0.3至1微米之範圍內，及較佳約0.75微米，及在表面71以下之一第二深度處之在約4E17/立方釐米至1E18/立方釐米之範圍內之一第二峰值濃度係在約1.5至2微米之範圍內，及較佳約1.8微米，及如上所述足以電氣耦合N井區936、937至NBL 73之一總深度。然而，在其他實施例中，亦可使用其他摻雜物及摻雜密度及深度。結果為結構214。N井936、937對應於圖4之裝置70之N井761、762(統一為76)且在下文中以此表示。具有形成於圖12中橫向延伸超過圖13中形成之N井937之橫向邊界或介面927-1之N井927之部分對應於具有橫向邊界861之圖4之進一步N區86，且在下文中以此表示。製造階段113、114可以任一次序執行，及可在製造階段111、112之前或之後執行。
現參考圖14之製造階段115，移除遮罩層93，且「矽化物方塊」層94施加於表面71上且圖案化以提供矽化物方塊區941，其中係為防止介於矽化物所形成之導體(隨後待沈積)及半導體表面71之曝露部分之間之反應，且該矽化物方塊區941具有介於矽化物方塊區941之間之開口942，其中欲在隨後沈積導體以形成矽化物以確保與SC表面71之下伏部分之良好歐姆接觸。在一較佳實施例中，矽化物方塊層94較佳包括上覆表面71之約10-20奈米厚度之氧化矽之一第一層，接著為上覆該第一層之約40-80奈米厚度之氮化矽之一第二層，但是在其他實施例中亦可使用其他材料及厚度。結果為結構215。雖然欲提供矽化物方塊區941，但是在更多實施例中可省略。因此，在隨後圖15-17中，矽化物方塊區941係藉由虛線指示，且因為它們變為併入在製造階段118中所施加之表面介電層81中，所以在圖4中忽略。
現參考圖15之製造階段116，遮罩95施加於表面71及矽化物方塊區941上。遮罩95具有對應於待使用植入物E形成之(例如，N+)摻雜歐姆接觸區之所需位置之閉合部分951及開口952、953。N型植入物E經由開口952、953提供，其中N+摻雜歐姆射極區78經由開口952而形成，及N+摻雜歐姆集極接觸區80經由開口953而形成。選擇植入物E之摻雜物、能量及劑量以便提供具有約1E20/立方釐米或更大之一峰值濃度及約0.3微米之深度之相對淺之高摻雜N+區，如例如利用砷摻雜物，但是亦可使用其他摻雜物、濃度及深度。結果為結構216。
現參考圖16之製造階段117，移除遮罩95，且施加具有對應於待使用植入物F形成之(例如，P+)摻雜歐姆接觸區77之所需位置之閉合部分961及開口962之遮罩96。提供P型植入物F，其中P+摻雜歐姆接觸區77經由開口962而形成。選擇植入物F之摻雜物、能量及劑量以便提供具有約1E20/立方釐米或更大之一峰值濃度及約0.2微米之深度之相對淺之高摻雜P+區，如例如利用硼摻雜物，但是亦可使用其他摻雜物、濃度及深度。結果為結構217。
現參考圖17之製造階段18，移除遮罩96，施加介電層81且經圖案化以曝露摻雜接觸區77、78、80之此等部分，其中全部使用此項技術中眾所周知之方式及方法而作出歐姆電氣接觸及施加於該等區中之導體82、83且耦合至終端23、22。結果為結構218。ESD箝位電路70係大體上完成。雖然製造階段108-118已經繪示如何形成圖4之單極性(單向)箝位電路電晶體70，但是熟習此項技術者將瞭解，基於本文中之描述，可使用與結合圖8-18所述之製造階段大體上相同之製造階段而以大體上相同方式製造圖5之雙極性(雙向)箝位電路700，該雙極性(雙向)箝位電路700具有適當修改之遮罩開口以便形成在相對接近及互連上與圖5中所示之箝位電路電晶體70相同之箝位電路電晶體70R。
圖18係放大且展示另外細節之圖4之ESD電晶體內之突崩崩潰區84周圍之區90之簡化示意橫截面圖。因為圖18之目的並不意為作出一特定裝置之橫截面映射圖，而是概念性繪示本文中所述之結構及方法如何提供具有間隔最小有效距離D'(其導致突崩區84定位於介電質半導體介面791之下之距離Y處)(類似於距離D)之有效邊界751'、861'(類似於邊界751、861)之摻雜區75、85及86，所以以任意單位呈現縱座標(深度)及橫座標(橫向距離)。圖18之有效邊界751'、861'及有效距離D'不同於圖4-5及圖14-17之幾何邊界751、861及距離D，這是因為有效邊界751'、861'及有效距離D'考慮區75、85及86之相對摻雜位準，如下文所解釋。跡線91繪示在突崩區84附近之P井75之有效邊界或介面751'之一近似輪廓，及跡線92繪示在突崩區84附近分開最小有效距離D'之進一步N區86之有效邊界或介面861'之一近似輪廓。突崩區84發生於大體上位於有效邊界751'、861'之間之更輕摻雜區85中，一般而言，有效邊界751'、861'具有最小有效分開距離D'。對於一給定施加電壓，當D'越小時，導致突崩條件之電場越大。當鄰近區75、86之一者或兩者之相對摻雜大體上大於基極-集極分開區85或兩者時，D'越小。其他處係相等的，若區75及86之相對摻雜更接近於區85之摻雜，則空乏區擴展至鄰近區75及86且有效距離D'(及Vt1)增加，反之，當鄰近區75、86與基極-集極間隔區85之摻雜比增加時，有效距離D'(及Vt1)降低。模擬指示突崩區84在所述實施例中發生於介面791以下距離Y，此在區75及86之有效摻雜分佈或邊界751'、861'在此深度處提供大約峰值摻雜物濃度時，或在至少一峰值摻雜物濃度面向分開最小有效距離D'之一更均勻或其他摻雜濃度的情況下。
下文中表I及II指示導致圖18中所繪示之適合結構及提供圖6之跡線67、68之植入摻雜條件。亦展示於表I中之較不適合摻雜條件提供遜於最佳之結構，導致圖6之跡線65、66。一起參考圖6及表I，將指出，具有高植入能量(及因此較深峰值摻雜物濃度)之植入條件提供圖18中所繪示之適合有效邊界或介面輪廓751'、861'，及導致呈現(ΔVt1)MAX之大體上較低值之圖6之跡線67及68。反之，使用較低植入能量及較淺摻雜區之其他結構及製造方法導致具有(ΔVt1)MAX之大體上較大值之圖6之跡線65、66。
表I具有6行及6列。列1識別行1-6。行1識別行2-6中所呈現之資料對應之圖6中之跡線。列2識別對於行2-6之各者而言植入此摻雜物之植入摻雜物(砷或磷31)及能量。行2--6中之列3-6識別每平方釐米離子劑量及離子束相對於表面法線之角度。舉例而言，在列3之行3中，輸入3.8E14＠7°指示列於行3之列2中之摻雜物離子3.8E14/平方釐米之一劑量施加於列於行3之列2中之能量處相對於表面法線之7°處。
用於形成P井75之植入條件對於表I之測試之全部係相同的。一鏈植入物係用於植入物C，如表II中所識別。表II之僅植入1及2係與達成突崩區84之所需深度Y>0之討論有關，這是因為使用低能量之其他者及藉此提供之摻雜物大體上保持於介電質半導體介面791之上之STI區中。在其他實施例中，此低能量植入可省略。
很多資訊可自表I及II之資料結合圖6而獲得。舉例而言，顯而易見，使用較低植入能量及因此獲得圖6之具有超過間隔尺寸D之範圍之較大(ΔVt1)MAX值之較淺植入良率跡線65、66。以相同之相對低能量降低植入角度至零(例如，表I之第3列)使情況更糟，如藉由圖6之跡線66所展示，其中(ΔVt1)MAX係較大。此外，增加低能量劑量(表I之第6列、第二行)不會給出與利用除了一較小低能量劑量以外之類似植入條件獲得一樣良好之結果，如例如具有對應於第5列之圖6之跡線67之條件所獲得之最佳結果。應理解，藉由組合圖4-5之結構與提供有效位於深度Y>0處之最小有效分開距離D'(及因此突崩區84)之摻雜條件，合適地係在介電質半導體介面791之下約深度Y大於等於0.1微米處，更期望在約Y大於等於0.2微米處及最佳在約Y大於等於0.3微米處，可獲得(ΔVt1)MAX之減少值。此在此項技術中係一顯著進步。
雖然在本發明之前述實施方式中已經呈現至少一示例性實施例及製造方法，但是應理解，存在很多變動。亦應理解，該示例性實施例或若干示例性實施例僅係實例，且並不意為以任何方式限制本發明之範圍、適用性或組態。相反，前述實施方式將提供熟習此項技術者予實施本發明之一示例性實施例之一便利指示，應瞭解，在不偏離隨附申請專利範圍及其合法類似物中所闡述之本發明之範圍的情況下，可在一示例性實施例中所述之若干元件之功能及配置中作出各種改變。
20．．．電子總成
21．．．雙極電晶體靜電放電箝位電路
21'．．．雙極電晶體靜電放電箝位電路
22．．．第二外部終端
23．．．第一外部終端
24．．．核心電路
25．．．雙極電晶體
26．．．射極
27．．．集極
28．．．基極
29．．．內部電阻
30．．．簡化曲線圖
31．．．觸發電壓
32．．．保持點
33．．．點
70．．．雙極電晶體靜電放電箝位電路
71．．．第一表面
72．．．基板
72i．．．基板
73．．．埋入層區
74．．．第一橫向配置區
74R．．．第二橫向配置區
75．．．基極區
76．．．等效區
76R．．．等效區
77．．．第三接觸區
77R．．．第四接觸區
78．．．第一接觸區
78R．．．第二接觸區
79．．．等效區
79R．．．等效區
80．．．接觸區
81．．．介電層
81R．．．介電層
82．．．導體
83．．．導體
83R．．．導體
84．．．突崩區
84R．．．突崩區
85．．．進一步區
85R．．．進一步區
86．．．第一井區/集極區
86R．．．第一井區
108．．．階段
109．．．階段
110．．．階段
111．．．階段
112．．．階段
113．．．階段
114．．．階段
115．．．階段
116．．．階段
117．．．階段
118．．．階段
208．．．階段
209．．．階段
210．．．階段
211．．．階段
212．．．階段
213．．．階段
214．．．階段
215．．．階段
216．．．階段
217．．．階段
218．．．階段
700．．．雙極電晶體靜電放電箝位電路
721．．．P型較低部分
722．．．較高部分
723．．．厚度
724．．．表面
731．．．厚度
740．．．第二磊晶層
741．．．厚度
751．．．第一摻雜物邊界
751R．．．第四橫向邊界
753．．．摻雜物邊界
753R．．．橫向邊界
761．．．井區
762．．．第一井區
762R．．．第一井區
791．．．介電質半導體介面
791R．．．介電質半導體介面
792．．．深溝渠隔離區
861．．．第二摻雜物邊界
861R．．．第二橫向邊界
901．．．閉合部分
902．．．開放部分
911．．．閉合部分
912．．．開口
913．．．開口
921．．．閉合部分
922．．．開口
926．．．N井區
927-1．．．第一橫向邊界
927．．．N井區
928．．．總深度
931．．．閉合部分
932．．．開口
933．．．開口
936．．．N井區
937．．．N井區
941．．．矽化物方塊區
942．．．開口
951．．．閉合部分
952．．．開口
953．．．開口
961．．．閉合部分
962．．．開口
圖1係一種電路或電子總成之一簡化示意圖，其中一靜電放電(ESD)箝位電路係放置於一IC之一輸入-輸出(I/O)終端與一接地或共通終端之間以保護該IC中之其他器件，即保護耦合至該等I/O終端之「電路核心」；
圖2係繪示圖1之ESD箝位電路之內部元件之一簡化示意圖；
圖3係一典型ESD保護裝置之電流對電壓之一簡化曲線圖；
圖4展示根據本發明之一實施例實施於一半導體基板中且適用於圖1-2之電路之一ESD箝位電路電晶體之一簡化橫截面圖；
圖5展示與圖4類似實施於一半導體基板中但根據本發明之又一實施例之一雙極性ESD箝位電路之一簡化橫截面圖，其中提供一雙向ESD箝位電路功能；
圖6係介於一晶粒上在四個不同方位定向之間之一ESD箝位電路電晶體之最高觸發電壓Vt1與在相同四個方位定向之間之最低觸發電壓Vt1之間之差(ΔVt1)MAX(伏特)隨橫向基極-集極間隔尺寸D(微米)而變之一簡化曲線圖；
圖7-17係根據本發明之更多實施例在各製造階段期間且展示另外細節之圖4中所繪示之類型之一ESD箝位電路電晶體之簡化橫截面圖；及
圖18係放大更多且展示另外細節之圖4及18之ESD電晶體內之突崩崩潰區周圍之區之簡化示意橫截面圖。
21．．．雙極電晶體靜電放電箝位電路
22．．．第二外部終端
23．．．第一外部終端
70．．．雙極電晶體靜電放電箝位電路
71．．．第一表面
72．．．基板
73．．．埋入層區
74．．．第一橫向配置區
75．．．基極區
76．．．等效區
77．．．第三接觸區
78．．．第一接觸區
79．．．等效區
80．．．接觸區
81．．．介電層
82．．．導體
83．．．導體
84．．．突崩區
85．．．進一步區
86．．．第一井區/集極區
751．．．第一摻雜物邊界
753．．．摻雜物邊界
761．．．井區
762．．．第一井區
791．．．介電質半導體介面
792．．．深溝渠隔離區
861．．．第二摻雜物邊界

Claims (20)

  1. 一種電子總成，其包括：第一外部終端及第二外部終端；耦合於該第一外部終端及該第二外部終端之間之一核心電路；耦合於該第一外部終端及該第二外部終端之間之一雙極電晶體靜電放電(ESD)箝位電路，其中該雙極電晶體靜電放電(ESD)箝位電路包括：電氣耦合至該第一外部終端之一第一摻雜密度之一射極區；電氣耦合至該第二外部終端之一第二摻雜密度之一集極區；定位於該射極區與該集極區之間之一第三摻雜密度之一基極區；及定位於該基極區與該集極區之間之一第四摻雜密度之一進一步區，其中至少該進一步區延伸至一上覆介電質半導體介面，及其中該基極區具有與該進一步區之一第一摻雜物邊界，及該集極區具有與該進一步區之一第二摻雜物邊界，及其中該第一摻雜物邊界及該第二摻雜物邊界之至少一者在該上覆介電質半導體介面之下之一距離Y>0處具有一最大摻雜物密度。
  2. 如請求項1之總成，其中Y大於等於0.1微米。
  3. 如請求項1之總成，該第一摻雜物邊界及該第二摻雜物邊界分別在該上覆介電質半導體介面之下之距離Y1及Y2處具有最大摻雜物濃度，且其中Y1>0及Y2>0。
  4. 如請求項1之總成，其中該基極區及該集極區係比該進 一步區更重摻雜。
  5. 如請求項4之總成，其中該基極區之一峰值摻雜物濃度及該集極區之一峰值摻雜物濃度比該進一步區之一平均摻雜物濃度大至少5倍。
  6. 如請求項5之總成，其中該基極區之該峰值摻雜物濃度及該集極區之該峰值摻雜物濃度比該進一步區之該平均摻雜物濃度大至少10倍。
  7. 如請求項1之總成，其中該射極區及一基極接觸區係大體上短路在一起。
  8. 如請求項1之總成，其中該第一摻雜物邊界及該第二摻雜物邊界係藉由該進一步區而分開一最小距離D，且其中該最小距離D出現在該上覆介電質半導體介面之下之一深度Y>0處。
  9. 如請求項8之總成，其中該雙極電晶體靜電放電(ESD)箝位電路係經調適而具有大體上藉由D決定之一突崩觸發電壓Vt1。
  10. 一種形成一雙極電晶體靜電放電(ESD)箝位電路之方法，該方法包括：提供一半導體基板，該半導體基板具有分別延伸至一第一表面之一第一導電型及第一摻雜物密度或一第二導電型及第二摻雜物密度之一第一區；形成一第三導電型及第三摻雜密度之一第一井區，該第一井區自該第一表面延伸至該第一區中且具有一第一橫向邊界； 形成與該第三導電型相反之一第四導電型且具有一第四摻雜密度之一第二井區，該第二井區延伸至該第一井區且具有跨具有一第五摻雜物密度之該第一區之一中間部分而與該第一橫向邊界分開一最小距離D之一第二橫向邊界；形成上覆於至少該中間部分之一介電質半導體介面，且其中：(i)該最小距離D係定位於該介電質半導體介面之下一距離Y>0，或(ii)該第三及第四摻雜密度比在該介電質半導體介面以下之一距離Y>0處之該第五摻雜密度大至少5倍，或(iii)(i)及(ii)兩者。
  11. 如請求項10之方法，其中Y大於等於0.1微米。
  12. 如請求項11之方法，其中Y大於等於0.2微米。
  13. 如請求項10之方法，其中該第三及第四摻雜密度比在該介電質半導體介面以下之一距離Y處之該第五摻雜密度大至少10倍。
  14. 如請求項10之方法，其中：該提供一半導體基板之步驟包括：提供一半導體基板，該半導體基板具有延伸至一第一表面之一第一導電型或第二導電型之第一橫向配置區及第二橫向配置區，及其中該形成一第一井區之步驟包括：形成一第三導電型及第三摻雜密度之一第一井區，該第一井區自該第一表面延伸於該第一橫向配置區及該第二橫向配置區之間，使 得該第一井區具有在該第一區中之一第一橫向邊界及在該第二區中之一第二橫向邊界，及其中該形成一第二井區之步驟包括：形成與該第三導電型相反之一第四導電型及具有一第四摻雜密度且分別延伸至該第一區及該第二區中之第一及第二間隔分離式第二井區，其中該等第二井區之該第一者具有跨具有該第五摻雜物密度之該第一區之一第一中間部分而與該第一橫向邊界間隔分離一距離D之一第三橫向邊界，及該等第二井區之該第二者具有跨具有該第五摻雜物密度之該第一區之一第二中間部分而與該第二橫向邊界間隔分離一距離DR之一第四橫向邊界，及其中該形成一介電質半導體介面之步驟包括：形成上覆該第一中間部分之一介電質半導體介面及形成上覆該第二中間部分之一介電質半導體介面；且其中該等距離D及DR係分別定位於該介電質半導體介面之下，深度分別為YD>0及YDR>0。
  15. 如請求項14之方法，其中D及DR係大體上相等。
  16. 如請求項14之方法，其進一步包括：提供在該第一及第二間隔分離式第二井區中之該第三導電型之第一及第二接觸區及該第四導電型之第三及第四接觸區，其中該第一及第三接觸區係耦合在一起且耦合至該雙極電晶體靜電放電(ESD)箝位電路之一第一終端，及該第二及第四接觸區係耦合在一起且耦合至該雙極電晶體靜電放電(ESD)箝位電路之一第二終端。
  17. 一種雙極電晶體靜電放電(ESD)箝位電路，該雙極電晶體靜電放電(ESD)箝位電路形成於具有一第一表面之一基板中且耦合至第一終端及第二終端，且該雙極電晶體靜電放電(ESD)箝位電路包括：耦合至該第一終端之一射極；耦合至該第二終端之一集極；定位於該射極及該集極之間之一基極；及耦合於該基極及該集極之間且比該基極及該集極更輕摻雜之一中間半導體部分；其中至少該中間半導體部分延伸至在該第一表面處或附近之一介電質半導體介面；及其中該中間半導體部分具有自該介電質半導體介面延伸遠離之與該基極之一第一介面及與該集極之一第二介面，及其中該第一介面及該第二介面具有定位該介電質半導體介面以下之一距離Y>0之一最小間距D。
  18. 如請求項17之ESD箝位電路，其中Y大於等於0.1微米。
  19. 如請求項17之ESD箝位電路，其進一步包括下伏於該基極且歐姆耦合至該集極之一埋入層區。
  20. 如請求項17之ESD箝位電路，其中該中間半導體部分係比該基極及該集電極更輕摻雜至少1/5。
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