CN113497025A - 用于静电防护的soi栅极接地mos器件结构及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 31
- 239000002184 metal Substances 0.000 claims description 35
- 229910021332 silicide Inorganic materials 0.000 claims description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 19
- 229910044991 metal oxide Inorganic materials 0.000 claims description 17
- 150000004706 metal oxides Chemical class 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000010409 thin film Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 12
- 210000000746 body region Anatomy 0.000 description 9
- 239000010408 film Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical group NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003446 memory effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Manufacturing & Machinery (AREA)
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- Thin Film Transistor (AREA)
Abstract
本发明涉及一种用于静电防护的SOI栅极接地MOS器件结构及其制造方法，所述器件结构包括：阱区，设于绝缘层上；漏区，设于阱区内的上部，漏区的外轮廓是正多边形；源区，环绕漏区设置于阱区内的上部，源区的外轮廓是正多边形；栅极，设于漏区和源区之间的阱区上方并形成闭合环；体接触区，环绕源区设置于阱区内的上部，体接触区的外轮廓是正多边形，体接触区与源区电连接；绝缘隔离结构，设于各MOS管之间；其中，漏区、源区、体接触区的外轮廓在平面上的几何中心重合，各MOS管相互并联。本发明能够同时满足ESD电流泄放均匀性和ESD有效面积的要求。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种用于静电防护的SOI栅极接地MOS器件结构，还涉及一种制造用于静电防护的SOI栅极接地MOS器件结构的方法。
背景技术
ESD(electro static discharge)简称静电释放，ESD失效是电子工业在可靠性方面面临的一个最普遍问题，据统计高达35％的集成电路失效是ESD导致的，每年给电子业造成的损失以数十亿美元计。因此ESD保护器件对集成电路的稳定性及其安全工作至关重要。业界对ESD保护结构的要求也越来越高，尤其是高温，高湿，强辐射等特殊环境下的应用，要求ESD器件结构具有极高的稳定性。
绝缘体上硅(SOI,Silicon on Insulator)材料在顶层硅膜和衬底之间有一层绝缘层(通常为二氧化硅)作为隔离。采用该材料的集成电路工艺将MOS(金属氧化物半导体场效应管)等器件做在顶层硅膜上，是一种全介质隔离技术。该技术彻底消除了传统体硅工艺的闩锁效应；具有寄生电容小、速度快、功耗低、集成度高等优点。但是由于电中性体区的存在和全介质隔离结构影响，当MOS器件处于体悬浮状态工作时，载流子碰撞电离产生的电子空穴对，空穴会流向体区并积累在体区，使体区电位升高。由此带来一系列的寄生效应，如“Kink”效应(翘曲效应)、单管闩锁效应及记忆效应等，影响MOS管的特性和集成电路性能。为了解决体悬浮效应，通常要把体区引出接源区或接地，形成体区电荷的卸放通路。
根据器件耗尽层深度与顶层硅膜厚度之间关系，SOI MOS器件可分为全耗尽(FullDepleted)SOI(参见图1)和部分耗尽(Partial Depleted)SOI(参见图2)。图1和图2中GT表示栅极，PW表示P阱，BOX表示埋氧层(绝缘层)，图2中虚线连接的方块表示P阱与P+体接触区之间的等效电阻。由于顶层硅膜下面有绝缘介质隔离，SOI器件体区成为电位悬浮区，由此引起诸如翘曲效应、单管闩锁等现象，统称体悬浮效应(Body floating effect)。为了消除该技术的体悬浮效应，需要体接触技术实现对体区电位控制。现有的SOI体接触技术包括：体接触区经由源区底部与体区连接的BTS(Body Tied Source)结构(如图3所示)；以及“H”型结构(如图4所示)，且“H”型结构还有一种变型即“T”结构。BTS结构适用于源区的耗尽层不接触到埋氧层的SOI工艺；“T”型或者“H”型体接触结构牺牲了集成电路集成度，而且沟道中体电位不均匀。
发明内容
基于此，有必要提供一种新型的用于静电防护的SOI栅极接地MOS器件结构及其制造方法。
一种用于静电防护的SOI栅极接地MOS器件结构，包括衬底，所述衬底上的绝缘层，以及所述绝缘层上的至少一个ESD结构，各所述ESD结构是栅极接地金属氧化物半导体场效应管，包括：阱区，具有第二导电类型，设于所述绝缘层上；漏区，具有第一导电类型，设于所述阱区内的上部，所述漏区的外轮廓在平面上是正多边形或圆形，所述第一导电类型是与第二导电类型相反的导电类型；源区，具有第一导电类型，环绕所述漏区设置于所述阱区内的上部，所述源区的外轮廓在平面上是正多边形或圆形；栅极，设于所述漏区和源区之间的阱区上方并形成闭合环；体接触区，具有第二导电类型，环绕所述源区设置于所述阱区内的上部，所述体接触区的外轮廓在平面上是正多边形或圆形，所述体接触区与所述源区电连接；绝缘隔离结构，设于各所述金属氧化物半导体场效应管之间；其中，所述漏区的外轮廓在平面上的几何中心、所述源区的外轮廓在平面上的几何中心、所述体接触区的外轮廓在平面上的几何中心重合，各所述金属氧化物半导体场效应管的栅极相互电连接、源极相互电连接、漏极相互电连接。
在其中一个实施例中，所述漏区、源区、体接触区及栅极的外轮廓在平面上均是正多边形且边数相同，在平面上所述体接触区的每个角与漏区几何中心的连线均经过所述漏区的一个角和源区的一个角。
在其中一个实施例中，所述绝缘隔离结构包括从所述体接触区的各角部向所述漏区几何中心延伸的插入部，各所述插入部穿过所述漏区的相应角部。
在其中一个实施例中，所述正多边形是几何中心对称图形。
在其中一个实施例中，所述正多边形是正六边形。
在其中一个实施例中，各所述金属氧化物半导体场效应管还包括设于所述源区的上表面和体接触区的上表面的金属硅化物层，所述金属硅化物层将所述源区和所述体接触区短接。
在其中一个实施例中，所述金属硅化物层还设于所述栅极的上表面和所述漏区的上表面，漏区的上表面外圈不设置金属硅化物层从而在所述外圈形成硅薄膜电阻。
在其中一个实施例中，所述绝缘隔离结构向下延伸至所述绝缘层，所述绝缘隔离结构是浅沟槽隔离结构。
在其中一个实施例中，所述体接触区的外轮廓在平面上是正多边形，每一所述金属氧化物半导体场效应管的体接触区的至少一条边与另一金属氧化物半导体场效应管的体接触区的一条边相邻、且被绝缘隔离结构隔开。
在其中一个实施例中，所述绝缘层是埋氧层。
在其中一个实施例中，所述源区的结深比所述漏区浅。
在其中一个实施例中，各所述金属氧化物半导体场效应管还包括ESD掺杂区，所述ESD掺杂区位于所述阱区中与所述漏区的底面接触的位置，所述ESD掺杂区具有第二导电类型且掺杂浓度大于所述阱区的掺杂浓度。
一种制造以上任一实施例所述的静电防护的SOI栅极接地MOS器件结构的方法，包括进行ESD注入的步骤，注入的离子为第二导电类型，注入的深度为所述阱区中与所述漏区的底面接触的位置，从而在所述阱区与所述漏区的底面接触的位置形成ESD掺杂区，所述ESD掺杂区的掺杂浓度大于所述阱区的掺杂浓度。
一种制造用于静电防护的SOI栅极接地MOS器件结构的方法，所述器件结构包括衬底，所述衬底上的绝缘层，以及所述绝缘层上的至少一个ESD结构，各所述ESD结构是栅极接地金属氧化物半导体场效应管，包括：阱区，具有第二导电类型，设于所述绝缘层上；漏区，具有第一导电类型，设于所述阱区内的上部，所述漏区的外轮廓在平面上是正多边形或圆形，所述第一导电类型是与第二导电类型相反的导电类型；源区，具有第一导电类型，环绕所述漏区设置于所述阱区内的上部，所述源区的外轮廓在平面上是正多边形或圆形；栅极，设于所述漏区和源区之间的阱区上方并形成闭合环；体接触区，具有第二导电类型，环绕所述源区设置于所述阱区内的上部，所述体接触区的外轮廓在平面上是正多边形或圆形，所述体接触区与所述源区电连接；绝缘隔离结构，设于各所述金属氧化物半导体场效应管之间；其中，所述漏区的外轮廓在平面上的几何中心、所述源区的外轮廓在平面上的几何中心、所述体接触区的外轮廓在平面上的几何中心重合，各所述金属氧化物半导体场效应管的栅极相互电连接、源极相互电连接、漏极相互电连接，所述方法包括：在漏区的上表面外圈形成金属硅化物阻挡层；形成金属硅化物层，所述金属硅化物层形成于源区的上表面、体接触区的上表面、栅极的上表面及漏区的上表面未设置金属硅化物阻挡层的位置，所述金属硅化物层将所述源区和所述体接触区短接。
在其中一个实施例中，所述漏区、源区、体接触区、栅极及金属硅化物阻挡层的外轮廓在平面上均是正多边形且边数相同。
上述用于静电防护的SOI栅极接地MOS器件结构，使用环状的源区包围漏区、环状的体接触区包围源区，并且体接触区与源区电连接，从而使器件的寄生三极管基极串联电阻大致上处处相等，在静电释放(ESD)事件发生时，保证ESD器件单元在各个方向基本同时均匀开启，提高了泄流效率，从而提升ESD能力。另一方面，上述器件结构的栅极为闭合环，整个栅极接地金属氧化物半导体场效应管被绝缘隔离结构包围的部分均为有效ESD面积，因此有效ESD面积占栅极接地金属氧化物半导体场效应管总面积的比例大。综上，上述用于静电防护的SOI栅极接地MOS器件结构能够同时满足ESD电流泄放均匀性和ESD有效面积的要求。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1是一种示例性的全耗尽SOI结构的示意图；
图2是一种示例性的部分耗尽SOI结构的示意图；
图3是一种示例性的BTS体接触结构示意图；
图4是一种示例性的“H”型体接触结构示意图；
图5是一实施例中单个栅极接地金属氧化物半导体场效应管的平面结构示意图；
图6是一实施例沿图5所示A-A’线的剖面结构示意图；
图7是另一实施例沿图5所示A-A’线的剖面结构示意图；
图8是一实施例中多个正六边形ESD单元的平面排布示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
本申请提出一种环状结构的ESD防护单元，图5是一实施例中单个栅极接地金属氧化物半导体场效应管的平面结构示意图，图6是一实施例沿图5所示A-A’线的剖面结构示意图。参见图5和图6，用于静电防护的SOI栅极接地MOS器件结构包括衬底110，衬底110上的绝缘层120，以及绝缘层120上的至少一个ESD结构(ESD单元)，且每个ESD结构是一个栅极接地金属氧化物半导体场效应管(GGNMOS或GGPMOS)。图5～图7是以GGNMOS为例对本申请的技术方案进行具体说明，可以理解的，本申请用于静电防护的SOI栅极接地MOS器件结构同样适用于GGPMOS。
每个GGNMOS(图5和图6所示)包括阱区130、漏区10、源区50、栅极40、体接触区60及绝缘隔离结构70。其中，阱区130具有第二导电类型，设于绝缘层120上，作为器件的体区。漏区10具有第一导电类型，设于阱区130内的上部。漏区10的外轮廓在平面上是正多边形或圆形，在图5所示实施例中为正六边形。源区50具有第一导电类型，环绕漏区10设置于阱区130内的上部。源区50的外轮廓在平面上是正多边形或圆形，在图5所示实施例中为正六边形。栅极40设于漏区10和源区50之间的阱区130上方并形成闭合环。体接触区60具有第二导电类型，环绕源区50设置于阱区130内的上部。体接触区60的外轮廓在平面上是正多边形或圆形，在图5所示实施例中为正六边形，并且体接触区60与源区50电连接。绝缘隔离结构70设于各金属氧化物半导体场效应管之间，实现各金属氧化物半导体场效应管的阱区130之间的绝缘隔离。
其中，漏区10的外轮廓在平面上的几何中心、源区50的外轮廓在平面上的几何中心、体接触区60的外轮廓在平面上的几何中心重合，各金属氧化物半导体场效应管的栅极相互电连接、源极相互电连接、漏极相互电连接，即各个ESD单元并联。
对于GGNMOS(栅极接地N沟道金属氧化物半导体场效应管)的实施例，第一导电类型为N型，第二导电类型为P型；对于GGPMOS(栅极接地P沟道金属氧化物半导体场效应管)的实施例，第一导电类型为P型，第二导电类型为N型。
上述用于静电防护的SOI栅极接地MOS器件结构，使用环状的源区50包围漏区10、环状的体接触区60包围源区50，并且体接触区60与源区50电连接，从而使器件的寄生三极管基极串联电阻处处相等，在静电释放(ESD)事件发生时，保证ESD单元在各个方向基本同时均匀开启，提高了泄流效率，从而提升ESD能力。另一方面，上述器件结构的栅极40为闭合环，整个栅极接地金属氧化物半导体场效应管被绝缘隔离结构70包围的部分均为有效ESD面积，因此有效ESD面积占栅极接地金属氧化物半导体场效应管总面积的比例大。综上，上述用于静电防护的SOI栅极接地MOS器件结构能够同时满足ESD电流泄放均匀性和ESD有效面积的要求。
在一个实施例中，漏区10、源区50、体接触区60的外轮廓在平面上的对称轴(此处一个正多边形的对称轴特指过该多边形的至少一条边中点的对称轴)均共线。这样设置可以保证ESD单元的对称性，从而保证ESD单元在各个方向同时均匀开启，提高ESD电流泄放均匀性。同样为了达到这一效果，在一个实施例中，漏区10、源区50的外轮廓及体接触区60的外轮廓在平面上为中心对称图形。
在一个实施例中，漏区10、源区50、体接触区60及栅极40的外轮廓在平面上均是正多边形且边数相同，在平面上体接触区60的每个角与漏区几何中心的连线均经过漏区10的一个角和源区10的一个角。这种布局同样是为了提高ESD电流泄放均匀性。在一个实施例中，源区50的每条边和栅极40在水平面上的投影的相应边平行。
参见图6，在一些实施例中，各金属氧化物半导体场效应管还包括设于源区50的上表面和体接触区60的上表面的金属硅化物层80，金属硅化物层80将源区50和体接触区60短接。体接触区60和源区50与金属硅化物80形成欧姆接触。
在图6所示的实施例中，金属硅化物层80还设于栅极40的上表面和漏区10的上表面，漏区10的外圈不设置金属硅化物层因此该位置无导电结构(导电薄膜)，从而在该位置形成硅薄膜电阻，该薄膜电阻可以抵御部分ESD电流的冲击。
在图5所示的实施例中，是通过设置金属硅化物阻挡层(SAB)30来使得漏区10的外圈不形成金属硅化物层。需要说明的是，图5中示出了在平面上金属硅化物阻挡层30的外轮廓和内轮廓L，但在图5中漏区10的外轮廓并不是金属硅化物阻挡层30的内轮廓L，漏区10的外轮廓被金属硅化物阻挡层30遮挡。在图5所示的实施例中，在平面上漏区10的外轮廓与金属硅化物阻挡层30的外轮廓重合。
在图5所示的实施例中，绝缘隔离结构70包括从体接触区60的各角部向体接触区60的几何中心延伸的插入部72，各插入部72穿过漏区10的相应角部，即依次穿过体接触区60的角部、源区50的角部、栅极40的角部下方的阱区130，最终经漏区10的角部穿入漏区10中。体接触区60的每个角部都设置插入部72。设置插入部72能够避免电场在多边形的栅极40拐角处集中导致ESD单元提前开启(未达到设计的开启电压就开启)。
可以根据实际所需的ESD能力，组合数量合适的ESD单元作为本申请用于静电防护的SOI栅极接地MOS器件结构，各ESD单元之间用绝缘隔离结构70隔离开。增加ESD单元的数量可以为漏端ESD卸放电流提供更多更均匀的泄放通路，提高ESD防护能力。本领域技术人员可以根据ESD设计需求，调整ESD单元的个数，实现各种ESD规格。
在一个实施例中，漏区10、源区50、体接触区60及栅极40的外轮廓在平面上是正多边形且是中心对称图形，即边数为偶数的正多边形，例如正方形、正六边形、正八边形、正十二边形或正十六边形等。偶数边的正多边形在晶圆(wafer)上整齐排布可以对晶圆面积有更高的利用率。
在一个实施例中，体接触区60的外轮廓在平面上是正多边形，该正多边形的至少一条边与另一金属氧化物半导体场效应管的体接触区60的一条边相邻、且被绝缘隔离结构70隔开。
图8是一实施例中多个正六边形ESD单元的平面排布示意图，可以以一个ESD单元为中心，在其外围设置一圈或多圈的ESD单元。图8只示出了每个ESD单元的体接触区外轮廓，省略了ESD单元的具体结构，每个黑色的ESD单元之间的白色区域为绝缘隔离结构。
在图6所示的实施例中，绝缘隔离结构70向下延伸至绝缘层120，从而与绝缘层120一起形成封闭的绝缘结构。绝缘隔离结构70将各ESD单元隔开可以避免ESD单元相互干扰，防止寄生开启。
在图6所示的实施例中，阱区130上、栅极40下方还设有栅介质层，具体可以是栅氧层。
在图6所示的实施例中，栅极40两侧还设有侧墙，侧墙下方还设有轻掺杂漏极(LDD)区，具体在图6中是NLDD区。
在一个实施例中，漏区10、源区50、体接触区60均为重掺杂区，掺杂浓度大于阱区130的掺杂浓度。
在一个实施例中，栅极40为多晶硅栅。
在一个实施例中，绝缘隔离结构70是浅沟槽隔离结构(STI)。
在一个实施例中，绝缘层120为埋氧层。
在一个实施例中，衬底110为硅衬底。
在图5所示的实施例中，金属氧化物半导体场效应管还包括ESD掺杂区20。图5中示出的是ESD掺杂区20在水平方向的位置，ESD掺杂区20在竖直方向的位置则位于阱区130中与漏区10的底面接触的位置附近，ESD掺杂区20具有第二导电类型且掺杂浓度大于阱区130的掺杂浓度。设置ESD掺杂区20的目的是提高阱区130在与漏区10形成的PN结位置处的掺杂浓度，从而降低该PN结的击穿电压。在图5所示的实施例中，ESD掺杂区20在平面上的面积大于漏区10在平面上的面积；可以理解的，在其他实施例中，将ESD掺杂区20的面积设置得更小(例如正投影与漏区10重合或比漏区10小)，也同样能够获得降低PN结的击穿电压的效果，但效果可能会差一些。
在图5所示的实施例中，漏区10、ESD掺杂区20、金属硅化物阻挡层30、栅极40、源区50、体接触区60的外轮廓在平面上均为正六边形。在其他实施例中，同一个ESD单元的漏区10、ESD掺杂区20、金属硅化物阻挡层30、栅极40、源区50、体接触区60的外轮廓在平面上也可以不为相同的图形，例如部分区域为正六边形、部分区域为正方形，部分区域为圆形。
图6所示的实施例适用于部分耗尽SOI结构，源区50的耗尽层不接触绝缘层120。
对于源区50的耗尽层接触绝缘层120的SOI结构(例如全耗尽SOI结构)，阱区130往往较薄。在一些实施例中，漏区10与源区50是同一步离子注入形成，这种做法会使得在阱区130较薄的SOI结构中漏区10和源区50均与绝缘层120接触，导致体接触区60与阱区130(即体区)被源区50隔断而不能实现体引出。在图7所示的实施例中，源区50采用了与漏区10注入不同的浅注入，即源区50采用独立注入从而使源区50深度比漏区浅，并且不与绝缘层120接触，源区50与绝缘层120之间留有一定厚度的阱区130，从而实现体接触区60与阱区130(即体区)的接触。
本申请还相应提供一种用于制造以上用于静电防护的SOI栅极接地MOS器件结构的方法。在一个实施例中，形成前述ESD掺杂区具体是采用ESD注入，注入的离子为第二导电类型，注入的深度为阱区中与漏区的底面接触的位置，从而在阱区与所述漏区的底面接触的位置形成ESD掺杂区，ESD掺杂区的掺杂浓度大于阱区的掺杂浓度。
在一个实施例中，所述方法包括：
在漏区的外圈上表面形成金属硅化物阻挡层。
形成金属硅化物层。所述金属硅化物层形成于源区的上表面、体接触区的上表面、栅极的上表面及漏区的上表面未设置金属硅化物阻挡层的位置，所述金属硅化物层将所述源区和所述体接触区短接。
在一个实施例中，所述漏区、源区、体接触区、栅极及金属硅化物阻挡层的外轮廓在平面上均是正多边形且边数相同。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种用于静电防护的SOI栅极接地MOS器件结构，包括衬底，所述衬底上的绝缘层，以及所述绝缘层上的至少一个ESD结构，其特征在于，
各所述ESD结构是栅极接地金属氧化物半导体场效应管，包括：
阱区，具有第二导电类型，设于所述绝缘层上；
漏区，具有第一导电类型，设于所述阱区内的上部，所述漏区的外轮廓在平面上是正多边形或圆形，所述第一导电类型是与第二导电类型相反的导电类型；
源区，具有第一导电类型，环绕所述漏区设置于所述阱区内的上部，所述源区的外轮廓在平面上是正多边形或圆形；
栅极，设于所述漏区和源区之间的阱区上方并形成闭合环；
体接触区，具有第二导电类型，环绕所述源区设置于所述阱区内的上部，所述体接触区的外轮廓在平面上是正多边形或圆形，所述体接触区与所述源区电连接；
绝缘隔离结构，设于各所述金属氧化物半导体场效应管之间；
其中，所述漏区的外轮廓在平面上的几何中心、所述源区的外轮廓在平面上的几何中心、所述体接触区的外轮廓在平面上的几何中心重合，各所述金属氧化物半导体场效应管的栅极相互电连接、源极相互电连接、漏极相互电连接。
2.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述漏区、源区、体接触区及栅极的外轮廓在平面上均是正多边形且边数相同，在平面上所述体接触区的每个角与漏区几何中心的连线均经过所述漏区的一个角和源区的一个角。
3.根据权利要求2所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述绝缘隔离结构包括从所述体接触区的各角部向所述漏区几何中心延伸的插入部，各所述插入部穿过所述漏区的相应角部。
4.根据权利要求2所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述正多边形是中心对称图形。
5.根据权利要求2-4中任一项所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述正多边形是正六边形。
6.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，各所述金属氧化物半导体场效应管还包括设于所述源区的上表面和体接触区的上表面的金属硅化物层，所述金属硅化物层将所述源区和所述体接触区短接。
7.根据权利要求6所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述金属硅化物层还设于所述栅极的上表面和所述漏区的上表面，漏区的上表面外圈不设置金属硅化物层从而在所述外圈形成硅薄膜电阻。
8.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述绝缘隔离结构向下延伸至所述绝缘层，所述绝缘隔离结构是浅沟槽隔离结构。
9.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述体接触区的外轮廓在平面上是正多边形，每一所述金属氧化物半导体场效应管的体接触区的至少一条边与另一金属氧化物半导体场效应管的体接触区的一条边相邻、且被所述绝缘隔离结构隔开。
10.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述绝缘层是埋氧层。
11.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，所述源区的结深比所述漏区的结深浅。
12.根据权利要求1所述的用于静电防护的SOI栅极接地MOS器件结构，其特征在于，各所述金属氧化物半导体场效应管还包括ESD掺杂区，所述ESD掺杂区位于所述阱区中与所述漏区的底面接触的位置，所述ESD掺杂区具有第二导电类型且掺杂浓度大于所述阱区的掺杂浓度。
13.一种制造根据权利要求1-11中任一项所述的用于静电防护的SOI栅极接地MOS器件结构的方法，其特征在于，包括进行ESD注入的步骤，注入的离子为第二导电类型，注入的深度为所述阱区中与所述漏区的底面接触的位置，从而在所述阱区与所述漏区的底面接触的位置形成ESD掺杂区，所述ESD掺杂区的掺杂浓度大于所述阱区的掺杂浓度。
14.一种根据权利要求7所述的用于静电防护的SOI栅极接地MOS器件结构的方法，其特征在于，包括在所述漏区的上表面外圈形成金属硅化物阻挡层的步骤。
15.根据权利要求14所述的用于静电防护的SOI栅极接地MOS器件结构的方法，其特征在于，所述漏区、源区、体接触区、栅极及金属硅化物阻挡层的外轮廓在平面上均是正多边形且边数相同。
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|---|---|---|---|---|
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