CN118039632A - 静电保护元件及芯片 - Google Patents

Abstract

本公开提供一种静电保护元件及芯片。静电保护元件包括：衬底以及设置在衬底中的中心阱区、第一阱区和第二阱区，第二阱区、第一阱区、中心阱区依次环绕，中心阱区和第二阱区具有第一掺杂类型，第一阱区具有第二掺杂类型；中心阱区包括间隔设置的第一掺杂类型的第一掺杂区和第二掺杂类型的第二掺杂区；第一阱区包括间隔设置的第一掺杂类型的第三掺杂区和第二掺杂类型的第四掺杂区；其中，第二掺杂区用于连接第一信号端，第三掺杂区用于连接第二信号端，第一掺杂区和第四掺杂区电连接。本公开实施例可以加快静电保护元件的触发，降低静电保护元件的击穿电压，提高静电保护元件的启动速度。

Description

静电保护元件及芯片

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种具有较快开启速度的静电保护元件以及应用该静电保护元件的芯片。

背景技术

为了保护集成电路免于受到静电的危害，通常要对集成电路进行静电保护。现代半导体的制程越来越先进，沟道长度越来越短，结深越来越浅，氧化层越来越薄，ESD(Electro-Static discharge，静电电荷泄放)设计的窗口越来越小，ESD保护设计面临的挑战越来越大。

常规的SCR具有面积小，寄生电容小，静电保护能力强，但其过冲电压过高，启动速度慢，可能会导致被保护的内部电路失效。

现有集成电路中常规的ESD电路的触发电压高、击穿电压高、触发速度有限，逐渐不适于应用于高密度存储器产品的静电保护。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种静电保护元件及芯片，用于提高静电保护元件的启动速度，降低静电保护元件的击穿电压。

根据本公开的第一方面，提供一种静电保护元件，包括：衬底以及设置在所述衬底中的中心阱区、第一阱区和第二阱区，所述第一阱区环绕所述中心阱区，所述第二阱区环绕所述第一阱区，所述中心阱区和所述第二阱区具有第一掺杂类型，所述第一阱区具有第二掺杂类型；第一掺杂区和第二掺杂区，间隔设置于所述中心阱区内，所述第一掺杂区具有第一掺杂类型，所述第二掺杂区具有第二掺杂类型，所述第一掺杂区和第二掺杂区的掺杂浓度均大于所述中心阱区的掺杂浓度；第三掺杂区和第四掺杂区，间隔设置于所述第一阱区内，所述第三掺杂区具有第一掺杂类型，所述第四掺杂区具有第二掺杂类型，所述第三掺杂区和第四掺杂区的掺杂浓度均大于所述第一阱区的掺杂浓度；其中，所述第二掺杂区用于连接第一信号端，所述第三掺杂区用于连接第二信号端，所述第一掺杂区和所述第四掺杂区电连接。

在本公开的一种示例性实施例中，所述中心阱区为实心的柱状阱区，所述第一阱区为环状体阱区，所述第二阱区为中空的柱状阱区，且所述第一阱区的底部深度小于所述第二阱区的底部深度。

在本公开的一种示例性实施例中，所述中心阱区为实心的柱状阱区，所述第一阱区和所述第二阱区均为中空的柱状阱区，所述第一阱区的底部接触所述中心阱区的底部，所述第二阱区的底部接触所述第一阱区的底部。

在本公开的一种示例性实施例中，所述第一掺杂区为设置于所述中心阱区中心区域的柱状掺杂区，所述第二掺杂区为设置于所述第一掺杂区外围的环状掺杂区。

在本公开的一种示例性实施例中，所述第三掺杂区和第四掺杂区均为设置于第一阱区内的环状掺杂区，所述第四掺杂区设置于所述第三掺杂区外围。

在本公开的一种示例性实施例中，所述第一掺杂区、所述第二掺杂区基于衬底表面的深度小于所述中心阱区基于衬底表面的深度，所述第三掺杂区、所述第四掺杂区基于衬底表面的深度小于所述第一阱区基于衬底表面的深度。

在本公开的一种示例性实施例中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂，所述第一信号端为所述静电保护元件的阳极，所述第二信号端为所述静电保护元件的阴极。

在本公开的一种示例性实施例中，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂，所述第一信号端为所述静电保护元件的阴极，所述第二信号端为所述静电保护元件的阳极。

在本公开的一种示例性实施例中，所述静电保护元件还包括：深阱，设置于所述衬底中，与中心阱区的底部、所述第一阱区的底部和所述第二阱区的底部连接。

在本公开的一种示例性实施例中，所述深阱的掺杂类型与所述衬底的掺杂类型不同。

在本公开的一种示例性实施例中，所述衬底为P型衬底，所述深阱为N型掺杂。

在本公开的一种示例性实施例中，所述第一阱区的外边沿形状和所述第二阱区的外边沿形状均与所述中心阱区的外边沿形状一致。

在本公开的一种示例性实施例中，所述中心阱区的外边沿形状为圆形、正方形或正多边形。

在本公开的一种示例性实施例中，所述第一掺杂区、所述第二掺杂区、所述第三掺杂区、所述第四掺杂区的外边沿形状均与所述中心阱区的外边沿形状一致。

根据本公开的第二方面，提供一种芯片，包括如上任一项所述的静电保护元件。

本公开实施例通过将静电保护元件的各阱区设置为中心对称的桶状结构，可以在较少增加静电保护元件的整体布局面积的情况下，提高各阱区以及位于各阱区内的掺杂区与相邻区域的接触面积，进而降低静电保护元件的启动电压，提高静电保护元件的启动速度和静电保护能力。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中静电保护元件的结构示意图。

图2A～图2E是图1所示静电保护元件的形成过程示意图。

图3A和图3B是本公开实施例中静电保护元件的剖面图。

图4A～图4D是本公开实施例中静电保护元件的工作原理示意图。

图5A和图5B是深阱在本公开实施例所示的静电保护元件中的示意图。

图6A～图6D分别是本公开其他实施例中静电保护元件的俯视图。

图7A和图7B是本公开另一个实施例中静电保护元件的示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中静电保护元件的结构示意图。

参考图1，静电保护元件100可以包括：

衬底10以及设置在衬底中的中心阱区1、第一阱区2和第二阱区3，第一阱区3环绕中心阱区1，第二阱区3环绕第一阱区2，中心阱区1和第二阱区3具有第一掺杂类型，第一阱区具有第二掺杂类型；

第一掺杂区11和第二掺杂区12，间隔设置于中心阱区1内，第一掺杂区11具有第一掺杂类型，第二掺杂区12具有第二掺杂类型，第一掺杂区11和第二掺杂区12的掺杂浓度均大于中心阱区的掺杂浓度；

第三掺杂区21和第四掺杂区22，间隔设置于第一阱区2内，第三掺杂区21具有第一掺杂类型，第四掺杂区33具有第二掺杂类型，第三掺杂区21和第四掺杂区22的掺杂浓度均大于第一阱区2的掺杂浓度；

其中，第二掺杂区12用于连接第一信号端S1，第三掺杂区21用于连接第二信号端S2，第一掺杂区11和第四掺杂区22电连接。

在图1所示实施例中，第一掺杂区11为设置于中心阱区1的中心区域的柱状掺杂区，第二掺杂区12为设置于第一掺杂区11外围的环状掺杂区。第三掺杂区21和第四掺杂区22均为设置于第一阱区2内的环状掺杂区，第四掺杂区22设置于第三掺杂区21外围。需要说明的是，在上述实施例中，第一阱区2贴合中心阱区1，第二阱区3贴合第一阱区2。各掺杂区之间均为间隔设置，第一掺杂区11和第二掺杂区12均设置在中心阱区1内且间隔设置，第三掺杂区21和第四掺杂区22均设置在第一阱区2内且间隔设置，且第二掺杂区12不贴合中心阱区1的外边沿，第三掺杂区21不贴合第一阱区2的内边沿，第四掺杂区22不贴合第一阱区2的外边沿，如图1所示。

在本公开的其他实施例中，各阱区和掺杂区还可以有其他相对位置关系，本领域技术人员可以根据实际情况自行设置。

为了清楚说明公开实施例提供的静电保护元件的结构(包括各阱区的立体形态)，下面通过图2A～图2E所示制作流程图和图3所示的剖面图来对图1所示的静电保护元件100进行详细解说。

图2A～图2E是图1所示静电保护元件的形成过程示意图。图2A～图2E和图1均为静电保护元件100的俯视图，图2A～图2E和图1对应的平面为晶圆表面。

参考图2A右侧，首先，在衬底10上形成第二阱区3、第一阱区2、中心阱区1，其中，第一阱区2环绕中心阱区1，第二阱区3环绕第一阱区2，中心阱区1和第二阱区3具有第一掺杂类型，第一阱区2具有第二掺杂类型。例如，中心阱区1和第二阱区3均为N型掺杂(N阱)，第一阱区2为P型掺杂(P阱)；或者，中心阱区1和第二阱区3均为P型掺杂(P阱)，第一阱区2为N型掺杂(N阱)。

在一个实施例中，中心阱区1为实心的柱状阱区，第一阱区2和第二阱区3为环状阱区。

形成中心阱区1、第一阱区2、第二阱区3的过程，可以为由外围到中心的方向。例如，参考图2A左侧，首先通过第一掺杂类型的离子注入，形成第一掺杂类型的掺杂区200，第一掺杂类型的掺杂区200的区域包括第二阱区3、第一阱区2、中心阱区1所在的区域。然后，在第一掺杂类型的掺杂区200的中心区域，通过第二掺杂类型的离子注入形成第二掺杂类型的掺杂区300，第二掺杂类型的掺杂区300的范围包括第一阱区2、中心阱区1所在的区域。第一掺杂类型的掺杂区200中除去第二掺杂类型的掺杂区300的部分形成第二阱区3，参考图2A中间。最后，如图2A右侧，在第二掺杂类型的掺杂区300的中心形成第一掺杂类型的中心阱区1，从而，第二掺杂类型的掺杂区300中除第一类型掺杂的部分形成第一阱区2。

最终，第一阱区2环绕并贴合中心阱区1，第一阱区2基于衬底表面的深度H2大于等于中心阱区1基于衬底表面的深度H1，第一阱区2完全包裹中心阱区1低于衬底表面的部分，将中心阱区隔离1和第二阱区3隔离。

除了图2A所示的阱区形成过程，还可以通过与各阱区对应的掩膜版，由内到外(从中心阱区1到第二阱区3)或者由外到内(从第二阱区3到中心阱区1)进行离子注入，从而形成中心阱区1、第一阱区2、第二阱区3。

在一个实施例中，中心阱区1为实心柱状阱区，第一阱区2的底部接触中心阱区1的底部，第二阱区3的底部接触第一阱区2的底部。即，第二阱区3基于衬底表面的深度H3可以大于第一阱区2基于衬底表面的深度H2，以完全隔离衬底和第一阱区2，起到更好的隔离屏蔽作用。此外，在此实施例中，第一阱区2基于衬底表面的深度H2可以大于中心阱区1基于衬底表面的深度H1，以完全包裹中心阱区1的底部和侧壁，使中心阱区1和第一阱区2具有更大的接触面积(详细分析请见后续原理说明)。

在再一个实施例中，还可以首先通过第一掺杂类型的离子注入形成第一掺杂类型的掺杂区200(如图2A左侧所示)，然后在该掺杂区200中使用与第一阱区1对应的掩膜版进行第二掺杂类型的离子注入，以形成第一阱区2，从而，通过第一阱区2对第一掺杂类型的掺杂区200隔离，形成中心阱区1和第二阱区3。这种方式的工艺流程更加简单，且能够使第二阱区3基于衬底表面的深度大于第一阱区2基于衬底表面的深度，通过第二阱区3隔离衬底和第一阱区2。

以上各阱区的形成过程仅为示例，本公开实施例不对各阱区的具体形成过程做特殊限定。

接下来，在中心阱区1中形成第一掺杂区11和第二掺杂区12。

参考图2B，在一个实施例中，第一掺杂区11位于中心阱区1的中心，与中心阱区1中心重合，第一掺杂区11的掺杂类型与中心阱区1相同，均为第一掺杂类型，第一掺杂区11的掺杂浓度大于中心阱区1的掺杂浓度。

参考图2C，形成如图2B所示的第一掺杂区11后，继续在中心阱区1中，环绕第一掺杂区11进行第二掺杂类型的离子注入，形成第二掺杂区12，第二掺杂区12的掺杂浓度同样大于中心阱区1的掺杂浓度。

在另一个实施例中，也可以首先形成第二掺杂区12，然后在第二掺杂区12环绕的中心区域，形成不贴合第二掺杂区12的第一掺杂区11。本公开实施例不对各掺杂区的形成顺序进行限制。

除了将第一掺杂区11设置在中心，将第二掺杂区12设置为环形掺杂区外，在再一实施例中，还可以将第二掺杂区12设置在中心，将第一掺杂区11设置为环绕第二掺杂区12的环形掺杂区，详见后续图6C所示实施例。

此外，第一掺杂区11和第二掺杂区12可以为相同形态，例如均为柱状阱区，并列设置在中心阱区1中，详见后续图6D所示实施例。

参考图2D，在第一阱区2内，通过第一掺杂类型的离子注入，形成环绕但不贴合中心阱区1的第三掺杂区21。第三掺杂区21的掺杂浓度大于第一阱区2的掺杂浓度。

参考图2E，在第一阱区2内，通过第二掺杂类型的离子注入，形成环绕但不贴合第三掺杂区21的第四掺杂区22，第四掺杂区22的掺杂浓度大于第一阱区2的掺杂浓度。

第三掺杂区21和第四掺杂区22在工艺上的形成顺序可以相反，此外，第三掺杂区21和第四掺杂区22的位置可以对换，第三掺杂区21和第四掺杂区22的具体示例性形态请详见后续图6A～图6D实施例所示。

图3A和图3B分别是两个实施例中图1所示静电保护元件的剖面图。图3A和图3B所示视角为垂直于衬底表面(图1对应的平面)，图3A和图3B中的上表面为衬底表面。

参考图3A和图3B，第一掺杂区11位于中心阱区1的中心，第二掺杂区12环绕但不贴合第一掺杂区11，第一掺杂区11、第二掺杂区12基于衬底表面的深度均小于中心阱区1基于衬底表面的深度。第三掺杂区21、第四掺杂区22基于衬底表面的深度均小于第一阱区2基于衬底表面的深度，完全被第一阱区2包裹。

在图3A所示实施例中，第一阱区2环绕并贴合中心阱区1，第一阱区2基于衬底表面的深度大于等于中心阱区1基于衬底表面的深度，第一阱区2完全包裹中心阱区1低于衬底表面的部分，将中心阱区隔离1和第二阱区3隔离。第三掺杂区21、第四掺杂区22基于衬底表面的深度小于第一阱区2基于衬底表面的深度，完全被第一阱区2包裹。在此实施例中，中心阱区1为实心的柱状阱区，第一阱区2和第二阱区3均为中空的柱状阱区，第一阱区2的底部接触中心阱区1的底部，第二阱区3的底部接触第一阱区2的底部。

在图3B所示实施例中，第一阱区2环绕并贴合中心阱区1，第一阱区2用以将一个第一掺杂类型的掺杂区隔离成中心阱区1和第二阱区3。与图2A所示阱区形成过程最终形成图3A所示结构不同，图3B对应的工艺顺序例如可以首先形成图2A左侧的第一掺杂类型的掺杂区200，然后使用关于第一阱区2对应的掩模板，对第一掺杂类型的掺杂区200进行离子注入，一次形成第二阱区2。同时，第一阱区2将第一掺杂类型的掺杂区200分割为中心阱区1和第二阱区3，形成如图3B所示的结构。

在此实施例中，中心阱区1为实心的柱状阱区，第一阱区2为环状体阱区，第二阱区3为中空的柱状阱区，且第一阱区2的底部深度小于第二阱区3的底部深度。

虽然在图3A和图3B所述实施例中，为了方便示意，将第一掺杂区11、第二掺杂区12基于衬底表面的深度表示为相等、将第三掺杂区21、第四掺杂区22基于衬底表面的深度表示为相等，但是在本公开的其他实施例中，各掺杂区的深度只要不超过其所在阱区的深度即可，无需与相邻掺杂区相等。

图4A～图4D是本公开实施例中静电保护元件的工作原理示意图。其中，图4A是图1所示静电保护元件100的等效结构示意图，图4B是图4A的等效电路原理图，图4C是图1所示静电保护元件的各接触面的尺寸示意图，图4D是相关技术中静电保护元件的结构及其尺寸示意图。

参考图4A和图4B，在一个实施例，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，第一信号端S1为静电保护元件的阳极，第二信号端S2为静电保护元件的阴极。

此时，中心阱区1中设置的第一掺杂区11和中心阱区1均为N型掺杂，中心阱区1具有第一等效电阻R1；第一阱区2中设置的第四掺杂区22和第一阱区2均为P型掺杂，第一阱区2具有第二等效电阻R2。第一掺杂区11和第四掺杂区22连接。

中心阱区1中设置的第二掺杂区12为P型掺杂，第一阱区2为P型掺杂，第二掺杂区12(P型)、中心阱区1(N型)、第一阱区2(P型)构成等效的PNP型的第一三极管J1，第二掺杂区12(P型)与中心阱区1(N型)和第一掺杂区11(N型)构成了等效的第一二极管D1，第一三极管J1的基极(中心阱区1)具有第一等效电阻R1。

第三掺杂区21为N型掺杂，中心阱区1(N型)、第一阱区2(P型)、第三掺杂区21(N型)构成等效的NPN型的第二三极管J2，第四掺杂区22(P型)与第一阱区2(P型)和第三掺杂区21(N型)构成了等效二极管D2，且第二三极管J2的基极(第一阱区2)具有第二等效电阻R2，第二等效电阻R2与第一等效电阻R1串联。第二三极管J2的集电极为第一三极管J1的基极，第二三极管J2的基极为第一三极管J1的集电极，相当于图4A下方所示的P-N-P-N的连接关系。

在实际运行中，当静电电荷从阳极即第二掺杂区12进入静电保护元件，通过两条路径泄放到阴极。

第一条路径是经由第一二极管D1、第一掺杂区11、第四掺杂区22、第二二极管D2泄放阳极的静电电荷到阴极。

第二条路径是通过第一三极管J1的发射极到第一三极管J1的基极(第二三极管J2的集电极)，再经由第一三极管J1的集电极(第二三极管J2的基极)到第二三极管J2的发射极形成由阳极到阴极的泄放电流，即泄放路径为图4A下方的P-N-P-N等效结构。

通过两条路径同时泄放电荷可以提高电荷的泄放速度，其中，第二条路径中通过第一三极管J1和第二三极管J2的两级放大使得阳极和阴极之间形成了较大的发射极电流组合(第一三极管J1的基极连接第二三极管J2的集电极)，进一步增大了对阳极的电荷泄放速度。

第一条路径和第二条路径的另一种示意详见图4C所示。

在静电电荷泄放过程中，第二掺杂区12与中心阱区1之间的接触面用于形成第一三极管J1的发射结，中心阱区1与第一阱区2之间的接触面用于形成第一三极管J1的集电结，同时也用于形成第二三极管J2的集电结，第一阱区2与第三掺杂区21之间的接触面用于形成第二三极管J2的发射结。这三个接触面的面积可以影响第一三极管J1和第二三极管J2的导通电流以及导通速度，接触面越大，导通电流越大、导通速度越快，静电保护效果越有效。

由图4A所示原理可以看出，第二掺杂区12和中心阱区1之间的接触面的面积、中心阱区1与第一阱区2之间的接触面的面积以及位于第二掺杂区12和第一阱区2之间的中心阱区1的宽度W1均影响第一等效电阻R1的电阻大小和第一二极管D1的导通电阻的大小；第三掺杂区21和第一阱区2之间的接触面的面积、中心阱区1与第一阱区2之间的接触面的面积以及位于中心阱区1和第三掺杂区21之间的第一阱区2的宽度W2均影响第二等效电阻R2的电阻大小和第二二极管D2的导通电阻的大小，而第一二极管D1的导通电阻、第二二极管D2的导通电阻、第一等效电阻R1和第二等效电阻R2的电阻大小直接影响第二三极管J2和第一三极管J1的开启速度和导通电流，接触面越大，电阻越大；接触面越小，电阻越小。

图4A所示的结构也能体现相关技术中通常存在的静电保护元件的布局方法，后面以图4D来标示图4A中各区域的尺寸，以与图4C所示的本公开实施例的静电保护元件进行对比，进一步说明本公开实施例的静电保护元件的优势。

以图4C所示本公开实施例为例，设每个阱区和每个掺杂区在图4C中第一方向和第二方向的长度均相等。第二掺杂区12的内边长为a，外边长为b，第三掺杂区21的外边长为c，第二掺杂区12和第三掺杂区21基于衬底表面的深度分别为H4和H5。

参考图4D，假设按照常见静电保护元件的版图布局方法，来实现本公开实施例提供的静电保护元件的原理。

为了与图4C的静电保护元件进行对比，图4D上方是静电保护元件的俯视图，下方是静电保护元件的剖视图。

在图4D中，按照常规的版图布局方法将静电保护元件的各阱区(对应本申请的中心阱区1、第一阱区2、第二阱区3并列设置，且将第一掺杂区11、第二掺杂区12、第三掺杂区21、第四掺杂区22并列设置。

设第三掺杂区21在第二方向上的最大宽度与图4C一致均为c，同时第二掺杂区12在第二方向上的最大宽度为c(大于图4C中第二掺杂区12在第二方向上的最大宽度b)；此外，设第二掺杂区12、第三掺杂区21的离子注入深度(即基于衬底表面的深度)分别为H4和H5，与图4C中第二掺杂区12、第三掺杂区21的离子注入深度相同；第二掺杂区12在第一方向上的宽度与图4C一致均为W3，第三掺杂区21在第一方向上的宽度与图4C一致均为W4，位于第二掺杂区12和第一阱区2之间的中心阱区1的宽度与图4C一致均为W1，位于第三掺杂区21和中心阱区1之间的第一阱区2的宽度与图4C一致均为W2。

如此，图4D中，第三掺杂区21的尺寸仅等于图4C中的标记为A的虚线框对应的区域，图4D中第三掺杂区21与第一阱区2的接触面积远小于图4C中第三掺杂区21与第一阱区2的接触面积(第三掺杂区21为环状体设置，其内侧表面和外侧表面均与第一阱区2接触)；第二掺杂区12的尺寸仅等于图4C中标记为B的虚线框对应的区域，在d不大于4a的情况下，图4D中第二掺杂区12与中心阱区1的接触面积远小于图4C中第二掺杂区12与中心阱区1的接触面积(第二掺杂区12为环状体设置，其内侧表面和外侧表面均与中心阱区1接触)。

同理，图4D中，位于第二掺杂区12和第三掺杂区21之间的中心阱区1和第一阱区2之间的接触面的面积等于H5*c；而图4C中，H5不变的情况下，设中心阱区1的边长为d，则位于第二掺杂区12和第三掺杂区21之间的中心阱区1和第一阱区2之间的接触面的面积等于4*d*H5+d²，在满足(4d-c)*H5+d²＞0的情况下，图4C中位于第二掺杂区12和第三掺杂区21之间的中心阱区1和第一阱区2之间的接触面的面积大于图4D中位于第二掺杂区12和第三掺杂区21之间的中心阱区1和第一阱区2之间的接触面的面积。

此外，除了接触面积的绝对数值较大、各接触面之间的电阻较小外，本公开实施例中第一阱区2与中心阱区1之间具有5个接触面，而如图4D所示结构中第一阱区2与中心阱区1之间仅有1个接触面；本公开实施例中第二掺杂区12与中心阱区1之间、第三掺杂区21与第一阱区2之间均具有9个接触面，而如图4D所示实施例中第一阱区2与中心阱区1之间、第三掺杂区21与第一阱区2之间均仅有5个接触面。本公开实施例中接触面的数量远大于图4D所示结构中的接触面的数量，能够提供更多电流泄放方向，增大泄放电流，有效提高静电保护元件的开启速度和静电保护能力。

因此，在本公开实施例中，通过将第一阱区2环绕中心阱区1设置，可以增加第一阱区2和中心阱区1之间的接触面的数量和面积总和，增大第一三极管J1的集电结和第二三极管J2的集电结的PN结面积；通过在中心阱区1中设置第一掺杂区11和环状的第二掺杂区12，可以增大第一掺杂区11与中心阱区1的接触面，降低第一等效电阻R1，增大第二掺杂区12和中心阱区1的接触面的数量和面积总和，增大第一三极管J1的发射结的PN结面积，降低第一二极管D1的导通电阻；通过在第一阱区2中设置环状的第三掺杂区21和第四掺杂区22，可以增大第三掺杂区21与第一阱区2之间的接触面的数量和面积总和，增大第二三极管J2的发射结的PN结面积，降低第二二极管D2的导通电阻，最终增大两条泄放路径的泄放电流，增大静电保护元件总的电流泄放能力。

通过第一阱区2对中心阱区1和第二阱区3进行隔离，同时通过第二阱区3对第一阱区2和衬底进行隔离，可以在中心阱区1和第一阱区2完成电流泄放的过程中，有效降低中心阱区1的漏电以及第一阱区2的漏电。

最后，由于环状结构的设置，可以将位于第三掺杂区21和中心阱区1之间的第一阱区2的宽度W2和位于第二掺杂区12和第一阱区2之间的中心阱区1的宽度W1均设置到较小的值，形成的三极管基极区域较薄，更容易形成发射极到集电极的泄放电流路径，且基极电阻较小，进一步保证了三极管对应的泄放路径的电流泄放速度和泄放电流大小。

综上，相比于传统结构，本公实施例的静电保护元件的结构的各阱区之间、各掺杂区与其所在的阱区之间具有更大的接触面和较小的泄放路径电阻，使静电保护元件具有较低的触发电压、较快的开启速度和较大的静电电荷泄放速度(泄放电流)以及较低的结间电容，是一种在当前设计原理下能够实现最优静电保护效果的SCR(Silicon ControlledRectifier，可控硅)静电保护元件。

继续参考图4A，在一个实施例中，静电保护元件还包括：

深阱4，设置于衬底10中，与中心阱区1的底部、第一阱区2的底部和第二阱区3的底部连接。深阱4的掺杂类型与衬底10的掺杂类型不同。在一个实施例中，衬底10为P型衬底，深阱4为N型掺杂。

深阱4用于在衬底10与中心阱区1的底部、第一阱区2的底部和第二阱区3的底部之间形成隔离，以防止器件漏电。

图5A和图5B是深阱在本公开实施例所示的静电保护元件中的示意图。

参考图5A，在一个实施例中，可以在进行图2A所示的形成第一掺杂类型的掺杂区200之前，进行第一掺杂类型的离子注入，形成图5A所示的深阱4，然后在深阱4的基础上，进行图2A～图2C的阱区形成过程，以形成图2C所示的中心阱区1、第一阱区2、第二阱区3。

参考图5B，在另一个实施例中，可以首先形成深阱4，然后在深阱4的基础上形成第二阱区3、第一阱区2、中心阱区1，其中，中心阱区1形成于第二阱区2的内部，中心阱区1的底部与深阱4连接，以通过深阱4实现更好的屏蔽，同时降低第二阱区2的离子注入深度。

此外，也可以在中心阱区1、第一阱区2、第二阱区3和其他掺杂区形成之后，通过高能量的第一掺杂类型的离子倾斜注入，形成如图5A-5B所示的深阱4。

图6A～图6D分别是本公开其他实施例中静电保护元件的俯视图。

参考图6A和图6B，在图1所示实施例中，中心阱区1的外边沿形状为正方形。在本公开的其他实施例中，中心阱区1的外边沿形状还可以为圆形(如图6A)或者其他正多边形，例如正六边形(如图6B)。只要将静电保护元件的版图布局设置为中心对称图形，即可以同时在静电电荷到达静电保护元件的阳极时，在各个方向形成静电保护元件的触发(SCR turnon)，降低静电保护元件的击穿电压(overshoot voltage)，实现低触发电压、低电容、启动速度快、低击穿电压的静电保护通路。

无论中心阱区1为何种外边沿形状，第一阱区2的外边沿形状和第二阱区3的外边沿形状均与中心阱区1的外边沿形状一致。第一掺杂区11、第二掺杂区12、第三掺杂区21、第四掺杂区22的外边沿形状均与中心阱区的外边沿形状一致。

参考图6C，在本公开的再一个实施例中，第一掺杂区11和第二掺杂区12可以为相同形态，例如均为柱状的实心阱区，并列设置在中心阱区1中。虽然图6C将第一掺杂区11和第二掺杂区12的俯视图设置为相同，在实际设计中，可以根据需求将第一掺杂区11的俯视面积和第二掺杂区12的俯视面积调整为不同。此外，第一掺杂区11和第二掺杂区12的俯视图的形状可以相同也可以不同。

参考图6D，除了如图6C所示的矩形外，第一掺杂区11和第二掺杂区12的俯视图的形状还可以为椭圆形、其他规则或不规则形状。例如在图6D所示实施例中，第一掺杂区11、第二掺杂区12、第三掺杂区21、第四掺杂区22的边沿均不完全为直线，均包括曲线，甚至呈锯齿形态。锯齿形态的掺杂区能够与其所在的阱区具有更大的接触面，从而使静电保护元件具有更小的接触电阻和更大的泄放电流。

除了可以对各掺杂区的边沿设置锯齿，还可以对中心阱区1和第一阱区2之间的接触面设置锯齿，以增大中心阱区1和第一阱区2之间的接触面积，增大第一三极管J1的集电结的面积和第二三极管J2的集电结的面积，提高电荷泄放速度。

可以理解的是，图1、图6A～图6D所示实施例均仅为示例，各实施例体现的掺杂区和阱区的形态特征可以在不矛盾的前提下同时进行一或多种特征的组合，本领域技术人员可以根据实际需求自行设置，于此不再一一列举。

图7A和图7B是本公开另一个实施例中静电保护元件的示意图。其中图7A是电路版图结构的俯视图，图7B是图7A所示静电保护元件的等效结构示意图。

参考图7A，在本公开的一个实施例中，可以将第二掺杂区12设置在中心阱区1的中心位置，将第二掺杂区12设置为实心柱状掺杂区，并将第一掺杂区11设置为环绕第二掺杂区12的环状掺杂区。对应地，同样可以调整第三掺杂区21为远离中心阱区1的环状掺杂区，调整第四掺杂区22为靠近但不贴合中心阱区1的环状掺杂区。调整各阱区的相对位置关系后，等效结构如图7B所示。

在相邻掺杂区的间距不变的情况下，图7A所示结构相比图1所示结构，第一三极管J1和第二三极管J2的集电极和射极之间的距离均有增加，相对而言泄放电流有所降低。但是由于第一掺杂区11和第四掺杂区22之间的距离减小，导线降低，更有利于降低半导体结构的表面工艺复杂度。

参考图7B，当第一掺杂区11靠近第一阱区2设置，第二掺杂区12远离第一阱区2设置，第三掺杂区21远离中心阱区1设置，第四掺杂区22靠近中心阱区1设置，作为第一三极管J1的基极的中心阱区1的长度增加，导致第一等效电阻R1增大；作为第二三极管J2的基极的第一阱区2的长度增加，导致第二等效电阻R2增大。其他泄放路径未有变化。这种变化导致第一三极管J1基极和第二三极管J2的基极增厚，且静电泄放路径上的等效电阻增加，静电保护元件的开启电压相比图1所示结构略有增加，泄放电流相比图1所示结构略有下降。

由图7B可以看出，将各阱区内的各掺杂区的相对位置进行对调，等效结构及其对应的静电泄放原理不变，静电泄放效果略有变差，但是工艺实现更为容易。

此外，在本公开的其他实施例中，第一掺杂类型也可以为P型掺杂，对应的，第二掺杂类型为N型掺杂，第一信号端S1为静电保护元件的阴极，第二信号端S2为静电保护元件的阳极。对换掺杂类型不影响原理实现和效果，本领域技术人员可以基于上述原理自行推导，本公开于此不在赘述。

综上所述，本公开实施例通过将静电保护元件100的各阱区和掺杂区均设为中心对称图形，在不大幅增加静电保护元件的版图布局面积的前提下，极大提高了静电保护元件中各掺杂类型的接触面的面积，有效降低了静电保护元件中等效三极管的触发电压，增大了静电泄放电流，且可以同时在静电电荷到达静电保护元件的阳极时，在各个方向形成静电保护元件的触发(SCR turn on)，降低静电保护元件的击穿电压(overshootvoltage)，实现低触发电压、低电容、启动速度快、低击穿电压的静电保护通路。

根据本公开的第二方面，提供一种芯片，包括如上任一项的静电保护元件。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (16)

1.一种静电保护元件，其特征在于，包括：

衬底以及设置在所述衬底中的中心阱区、第一阱区和第二阱区，所述第一阱区环绕所述中心阱区，所述第二阱区环绕所述第一阱区，所述中心阱区和所述第二阱区具有第一掺杂类型，所述第一阱区具有第二掺杂类型；

第一掺杂区和第二掺杂区，间隔设置于所述中心阱区内，所述第一掺杂区具有第一掺杂类型，所述第二掺杂区具有第二掺杂类型，所述第一掺杂区和第二掺杂区的掺杂浓度均大于所述中心阱区的掺杂浓度；

第三掺杂区和第四掺杂区，间隔设置于所述第一阱区内，所述第三掺杂区具有第一掺杂类型，所述第四掺杂区具有第二掺杂类型，所述第三掺杂区和第四掺杂区的掺杂浓度均大于所述第一阱区的掺杂浓度；

其中，所述第二掺杂区用于连接第一信号端，所述第三掺杂区用于连接第二信号端，所述第一掺杂区和所述第四掺杂区电连接。

2.如权利要求1所述的静电保护元件，其特征在于，所述中心阱区为实心的柱状阱区，所述第一阱区为环状体阱区，所述第二阱区为中空的柱状阱区，且所述第一阱区的底部深度小于所述第二阱区的底部深度。

3.如权利要求1所述的静电保护元件，其特征在于，所述中心阱区为实心的柱状阱区，所述第一阱区和所述第二阱区均为中空的柱状阱区，所述第一阱区的底部接触所述中心阱区的底部，所述第二阱区的底部接触所述第一阱区的底部。

4.如权利要求1-3任一项所述的静电保护元件，其特征在于，所述第一阱区贴合所述中心阱区，所述第二阱区贴合所述第一阱区。

5.如权利要求1所述的静电保护元件，其特征在于，所述第一掺杂区为设置于所述中心阱区中心区域的柱状掺杂区，所述第二掺杂区为设置于所述第一掺杂区外围的环状掺杂区。

6.如权利要求1所述的静电保护元件，其特征在于，所述第三掺杂区和第四掺杂区均为设置于第一阱区内的环状掺杂区，所述第四掺杂区设置于所述第三掺杂区外围。

7.如权利要求1所述的静电保护元件，其特征在于，所述第一掺杂区、所述第二掺杂区基于衬底表面的深度小于所述中心阱区基于衬底表面的深度，所述第三掺杂区、所述第四掺杂区基于衬底表面的深度小于所述第一阱区基于衬底表面的深度。

8.如权利要求1所述的静电保护元件，其特征在于，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂，所述第一信号端为所述静电保护元件的阳极，所述第二信号端为所述静电保护元件的阴极。

9.如权利要求1所述的静电保护元件，其特征在于，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂，所述第一信号端为所述静电保护元件的阴极，所述第二信号端为所述静电保护元件的阳极。

10.如权利要求1所述的静电保护元件，其特征在于，还包括：

深阱，设置于所述衬底中，与中心阱区的底部、所述第一阱区的底部和所述第二阱区的底部连接。

11.如权利要求10所述的静电保护元件，其特征在于，所述深阱的掺杂类型与所述衬底的掺杂类型不同。

12.如权利要求11所述的静电保护元件，其特征在于，所述衬底为P型衬底，所述深阱为N型掺杂。

13.如权利要求2或3所述的静电保护元件，其特征在于，所述第一阱区的外边沿形状和所述第二阱区的外边沿形状均与所述中心阱区的外边沿形状一致。

14.如权利要求13所述的静电保护元件，其特征在于，所述中心阱区的外边沿形状为圆形、正方形或正多边形。

15.如权利要求13所述的静电保护元件，其特征在于，所述第一掺杂区、所述第二掺杂区、所述第三掺杂区、所述第四掺杂区的外边沿形状均与所述中心阱区的外边沿形状一致。

16.一种芯片，其特征在于，包括权利要求1-15任一项所述的静电保护元件。