CN213071146U - 一种绝缘栅双极晶体管终端 - Google Patents

Abstract

本申请公开了一种绝缘栅双极晶体管终端，该绝缘栅双极晶体管终端包括：第一导电类型的衬底；位于所述衬底靠近第一表面侧的主结、浮动环、沟道截断环、氧化层；与所述第一表面相对的场截止层；以及位于所述场截止层的下表面侧的电场截止层和阳极区，所述电场截止层至少覆盖所述主结沿垂直于所述电场截止层表面的投影；所述阳极区与所述电场截止层相接；所述浮动环设置在所述主结和所述沟道截断环之间。采用本申请提供的绝缘栅双极晶体管终端，可以避免由于snap‑back现象导致的测试失败的情况，有效提高测试效率。

Description

一种绝缘栅双极晶体管终端

技术领域

本申请涉及半导体器件技术领域，具体涉及一种绝缘栅双极晶体管终端。

背景技术

场截止型-绝缘栅双极晶体管(Field Stop-Insulated Gate BipolarTransistor， FS-IGBT)是新型的半导体器件。

FS-IGBT的背面会设置一层场截止层(field stop层)，在场截止层下表面还设置有一层P型重掺杂层P+，这样，会在IGBT的内部形成寄生PN-N+P晶体管结构。

如此，在测试FS-IGBT击穿电压的过程中，由于寄生PN-N+P晶体管结构的存在，容易发生折回(snap-back)现象，导致测试电流路径上有大量空穴注入到N型衬底基区N-耗尽区，从而导致测试失败，测试效率较低。

实用新型内容

本申请实施例的目的是提供一种绝缘栅双极晶体管终端，将FS-IGBT内部固有的寄生 PN-N+P晶体管结构变成PN-N+晶体管结构，以避免由于snap-back现象导致的测试失败的情况，有效提高测试效率。

本申请的技术方案如下：

提供了一种绝缘栅双极晶体管终端，包括：

第一导电类型的衬底；

位于衬底靠近第一表面侧的主结、浮动环、沟道截断环、氧化层；

与所述第一表面相对的场截止层；

以及位于所述场截止层的下表面侧的电场截止层和阳极区，所述电场截止层至少覆盖所述主结沿垂直于所述电场截止层表面的投影；所述阳极区与所述电场截止层相接；

浮动环设置在主结和沟道截断环之间。

在一个实施例中，浮动环为多个。

在一个实施例中，浮动环与主结之间、任意两个浮动环之间均不相接。

在一个实施例中，第一导电类型为N型；主结、浮动环均为P型；沟道截断环为N型。

在一个实施例中，该绝缘栅双极晶体管终端还包括集电极，集电极位于衬底靠近第二表面侧。

在一个实施例中，主结、浮动环、沟道截断环均设置在氧化层靠近衬底的表面侧。

在一个实施例中，该绝缘栅双极晶体管终端还包括金属层，金属层设置在主结在氧化层的覆盖区内。

本申请的实施例提供的技术方案至少带来以下有益效果：

本申请实施例通过在绝缘栅双极晶体管终端的场截止层的下表面侧设置电场截止层，并使得电场截止层覆盖主结沿垂直于电场截止层表面的投影，即可以在集电极端预留覆盖主结沿垂直于电场截止层表面的投影的N+电场截止层。这样，可以将FS-IGBT内部固有的寄生PN-N+P晶体管结构变成PN-N+晶体管结构。如此，由于PN结晶体管结构的击穿特性属于硬击穿，在测试绝缘栅双极晶体管的击穿电压时，不会发生snap-back现象，从而可以避免由于snap-back现象导致的测试失败的情况，有效提高测试效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理，并不构成对本申请的不当限定。

图1是现有技术提供的一种FS-IGBT及FS-IGBT终端的结构示意图；

图2是本申请实施例提供的一种绝缘栅双极晶体管终端的结构示意图；

图3是本申请实施例提供的一种绝缘栅双极晶体管及绝缘栅双极晶体管终端的结构示意图。

具体实施方式

为了使本领域普通人员更好地理解本申请的技术方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

作为现有技术提供的FS-IGBT的一种示例，参见图1，图1示出了现有技术提供的一种 FS-IGBT及FS-IGBT终端的结构示意图，图1中AA₁左侧为FS-IGBT有源区，右侧为FS-IGBT终端，如图1所示，FS-IGBT有源区可以包括：

N型衬底基区N-区107；

位于N-区107靠近上表面的两个相互独立的P基区(P base层)104，以及氧化层106；

位于每个P基区104靠近上表面且被P基区104包围设置的P+plus层103，该层可以用于提高闩锁能力；

位于每个P+plus层103靠近上表面的源区N+层102；

位于氧化层106内表面且被氧化层106包围设置的栅极(gate)105，以及位于氧化层 106靠近上表面的发射极(Emitter)101；

以及，位于N-区107靠近下表面的场截止层N+层(field stop层)108；

位于N+层108靠近下表面的P型重掺杂层P+层109；

位于P+层109靠近下表面的集电极(collector)110。

如图1所示，FS-IGBT终端可以包括：

N型衬底基区N-区107；

位于衬底107靠近上表面侧的主结(main junction)111、浮动环(flouting ring)112、沟道截断环(channel stopper)113、氧化层114；

以及位于衬底107靠近下表面侧的N+层108；

浮动环112可以设置在主结111和沟道截断环113之间；

衬底107的上表面和下表面相对设置。

基于背景技术及图1示出的现有技术提供的一种FS-IGBT及FS-IGBT终端的结构示意图可知，现有技术中会在FS-IGBT的背面设置一层场截止层N+层(field stop层)108，在场截止层N+层108下表面还设置有一层P型重掺杂层P+层109，这样，会在IGBT的内部形成寄生PN-N+P晶体管结构，即图1中从主结111至P+层109的结构。

现有技术中FS-IGBT引入了场截止层N+层108，使得FS-IGBT的关断功耗低，饱和压降低，可靠性高。但是，由于FS-IGBT内部固有的寄生PN-N+P晶体管结构，在测试FS-IGBT 的反向击穿电压时会由于PN-N+P晶体管结构固有的snap-back现象，导致测试失败。而发生snap-back现象的根本原因是测试击穿电压时，由于击穿位置在主结111上，使得击穿电流柱路径上有大量的空穴注入到N-区107耗尽区。图1中，AA₁右侧从集电极110至主结 111的虚线即为击穿电流柱路径，如图1所示，在击穿电流柱路径上会有大量空穴“⊕”注入到N-区107耗尽区，即图1中沟道截断环113左侧的虚线。

作为一个示例，测试半导体器件的击穿电压的具体实现方式可以为：设置FS-IGBT的栅极和源极的电压Vge均为零，即设置Vge＝0。然后，可以在FS-IGBT的背面集电极110 施加高电压，此时集电极110端在承受高电压的情况下，FS-IGBT内部会开始形成耗尽区，即沟道截断环channel stopper113旁边的虚线。当主结111上的电场峰值达到临界击穿电场强度的时候，FS-IGB进入雪崩状态，此时则可以将前述高电压确定为击穿电压。

本申请的发明人基于上述发现，提出了本申请实施例提供的一种绝缘栅双极晶体管终端，通过在绝缘栅双极晶体管终端场截止层的下表面侧设置电场截止层，并使得电场截止层覆盖主结沿垂直于电场截止层表面的投影，即可以在集电极端预留覆盖主结沿垂直于电场截止层表面的投影的N+电场截止层，这样，可以将FS-IGBT内部固有的寄生PN-N+P晶体管结构变成PN-N+晶体管结构。如此，由于PN结晶体管结构的击穿特性属于硬击穿，在测试绝缘栅双极晶体管的击穿电压时，不会发生snap-back现象，从而可以避免由于snap-back 现象导致的测试失败的情况，有效提高测试效率。

下面对结合图2对本申请实施例提供的一种绝缘栅双极晶体管终端进行详细说明，如图2所示，该绝缘栅双极晶体管终端可以包括：

第一导电类型的衬底210；

位于衬底210靠近第一表面211侧的主结220、浮动环230、沟道截断环240、氧化层250；

与第一表面211相对的场截止层260；

以及位于场截止层260的下表面侧的电场截止层271和阳极区272，电场截止层271至少可以覆盖主结220沿垂直于电场截止层271表面的投影；阳极区272可以与电场截止层271相接；

浮动环230可以设置在主结220和沟道截断环240之间。

作为一个示例，参见图2，氧化层250可以位于绝缘栅双极晶体管终端的上表面且靠近衬底210，即氧化层250可以设置在衬底210靠近第一表面211侧。这样，氧化层的设置可以起到保护半导体器件FS-IGBT隔离外界的作用，从而可以提高FS-IGBT的安全性。

作为一个示例，参见图2，第一表面是衬底210的上表面。电场截止层271为N+电场截止层，阳极区272为P型重掺杂区P+。

设计位于场截止层260的下表面侧的电场截止层271和阳极区272的具体实现方式可以如下：在加工绝缘栅双极晶体管终端的背面集电极P+的过程中，可以用光刻胶挡住电场截止层271的部分，避免P+注入，以得到本申请的提供的位于场截止层260的下表面侧的相接设置的电场截止层271和阳极区272。

作为一个示例，在测试半导体器件FS-IGBT的击穿电压时，可以设置FS-IGBT的栅极和发射极之间的电压差Vge为零，即设置Vge＝0。然后，可以在FS-IGBT的背面集电极施加高电压，直到该半导体器件发生雪崩击穿，则可以将该高电压确定为击穿电压BVCES。在该测试过程中，在半导体器件FS-IGBT的击穿位置发生在主结上时，由于绝缘栅双极晶体管终端的主结垂直位置上无寄生的PN-N+P晶体管结构，即击穿电流柱路径上无寄生的 PN-N+P晶体管结构，其击穿特性为硬击穿，故而，不会发生snap-back现象。

本申请实施例通过在绝缘栅双极晶体管终端的场截止层的下表面侧设置电场截止层，并使得电场截止层覆盖主结沿垂直于电场截止层表面的投影，即可以在集电极端预留覆盖主结沿垂直于电场截止层表面的投影的N+电场截止层。这样，可以将FS-IGBT内部固有的寄生PN-N+P晶体管结构变成PN-N+晶体管结构。如此，由于PN结晶体管结构的击穿特性属于硬击穿，在测试绝缘栅双极晶体管的击穿电压时，不会发生snap-back现象，从而可以避免由于snap-back现象导致的测试失败的情况，有效提高测试效率。

在一个实施例中，浮动环230可以是多个，如可以设置为3个。这样，设置多个浮动环230，可以使得在测试击穿电压的过程中，更好的起到增大主结220曲率半径的作用，以提高击穿电压。

在一个实施例中，浮动环230与主结220之间、任意两个浮动环230之间可以均不相接。

在半导体器件中，由于主结220与浮动环230之间的距离、浮动环230与浮动环230之间的距离对主结220的分压能力有明显影响。如果主结220与浮动环230、浮动环230与浮动环230之间距离过近，会导致主结的曲率半径较小，分压能力较弱，反之，如果主结 220与浮动环230、浮动环230与浮动环230之间距离过远，会导致半导体器件发生雪崩击穿之前浮动环230与主结220的耗尽区还没汇合，导致浮动环230起不到分压作用。

故而，在本实施例中，浮动环230与浮动环230之间、浮动环230与主结220之间均不相接，即浮动环230与浮动环230之间、浮动环230与主结220之间均设置了一定的间隔距离，可以避免导致主结的曲率半径较小以及半导体器件发生雪崩击穿之前浮动环230 与主结220的耗尽区还没汇合的情况，从而可以使得浮动环230能够起到较好的分压作用，提高半导体器件的击穿电压。

在一个实施例中，第一导电类型可以设置为N型；主结220、浮动环230均可以设置为 P型；沟道截断环240可以设置为N型。

作为一个示例，上述主结220可以为P+主结，浮动环230可以为P+浮动环，沟道截断环240可以为N+沟道截断环。

在一个实施例中，绝缘栅双极晶体管终端还可以包括集电极280，集电极280可以位于衬底210靠近第二表面212侧。

在一个实施例中，主结220、浮动环230、沟道截断环240均可以设置在氧化层250靠近衬底210的表面侧。结合图2，沟道截断环240设置在主结220、浮动环230的右侧，设置在终端最外围，且沟道截断环240与氧化层250的表面侧相接设置，这样，当耗尽区延伸到沟道截断环240的位置时，沟道截断环240可以使得电场在沟道截断环240内部终止，切断半导体器件FS-IGBT表面的漏电沟道，减少漏电现象发生，从而可以进一步提高FS-IGBT 的安全性。

在一个实施例中，绝缘栅双极晶体管终端还可以包括金属层290，金属层290可以设置在主结220在氧化层250的覆盖区内，形成发射极。

作为一个示例，金属层290可以设置在主结220与氧化层250相接的区域内，即主结220与氧化层250相接的区域可以覆盖金属层290与氧化层250相接的区域。

为了更清楚的示意本申请提供的绝缘栅双极晶体管终端，如图3所示，图3示出了本申请实施例提供的一种绝缘栅双极晶体管与绝缘栅双极晶体管终端，如图3所示，图3中AA₁左侧是绝缘栅双极晶体管，该绝缘栅双极晶体管的结构与图1所示的绝缘栅双极晶体管结构相同。AA₁右侧是绝缘栅双极晶体管终端，该绝缘栅双极晶体管终端的结构与图2所示的绝缘栅双极晶体管终端的结构类似，在图2所示的绝缘栅双极晶体管终端的基础上，还可以集电极280。

作为一个具体的示例，如图3所示，图3中AA₁左侧的绝缘栅双极晶体管，即FS-IGBT有源区可以包括：

N型衬底基区N-区107；

位于N-区107靠近上表面的两个相互独立的P基区(P base层)104，以及氧化层106；

位于每个P基区104靠近上表面且被P基区104包围设置的P+plus层103，该层可以用于提高闩锁能力；

位于每个P+plus层103靠近上表面的源区N+层102；

位于氧化层106内表面且被氧化层106包围设置的栅极(gate)105，以及位于氧化层 106靠近上表面的发射极(Emitter)101；

以及，位于N-区107靠近下表面的场截止层N+层(field stop层)108；

位于N+层108靠近下表面的P型重掺杂层P+层109；

位于P+层109靠近下表面的集电极(collector)110。

图3中AA₁右侧的绝缘栅双极晶体管终端，可以包括：

第一导电类型的衬底210；

位于衬底210靠近第一表面211侧的主结220、浮动环230、沟道截断环240、氧化层250；

与第一表面211相对的场截止层260；

以及位于场截止层260的下表面侧的电场截止层271和阳极区272，电场截止层271至少可以覆盖主结220沿垂直于电场截止层271表面的投影；阳极区272可以与电场截止层271相接；

浮动环230可以设置在主结220和沟道截断环240之间；

以及集电极280，且集电极280可以与电场截止层271和阳极区272的下表面相接设置；以及设置在主结220在氧化层250的覆盖区内的金属层290。

图3所示的绝缘栅双极晶体管与绝缘栅双极晶体管终端可以实现图2所示的实施例所能实现的技术方案和技术效果，其具体实现过程和原理类似，为简洁起见，在此不再赘述。

可以理解的是，本申请提供的绝缘栅双极晶体管终端的工作原理与现有技术中的工作原理类似，为简洁起见，在此不再赘述。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指的是直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”.

需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。对于三电平变流器实施例而言，相关之处可以参见三电平变流器的功率组件实施例的说明部分。本申请并不局限于上文所描述并在图中示出的特定结构。本领域的技术人员可以在领会本申请的精神之后，作出各种改变、修改和添加。并且，为了简明起见，这里省略对已知技术的详细描述。

需要明确的是，本申请并不局限于上文所描述并在图中示出的特定配置和处理。为了简明起见，这里省略了对已知方法的详细描述。在上述实施例中，描述和示出了若干具体的步骤作为示例。但是，本申请的方法过程并不限于所描述和示出的具体步骤，本领域的技术人员可以在领会本申请的精神后，作出各种改变、修改和添加，或者改变步骤之间的顺序。

还需要说明的是，在本文中，工艺步骤顺序只是作为本申请实施例的一个举例说明，按照成本控制，制造工艺能力不同，前后顺序可以做适当调动，不影响本申请实施例的实施效果，这对本领域技术人员也是显而易见的。

以上所述，仅为本申请的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。

Claims (7)

1.一种绝缘栅双极晶体管终端，其特征在于，包括：

第一导电类型的衬底；

位于所述衬底靠近第一表面侧的主结、浮动环、沟道截断环、氧化层；

与所述第一表面相对的场截止层；

以及位于所述场截止层的下表面侧的电场截止层和阳极区，所述电场截止层至少覆盖所述主结沿垂直于所述电场截止层表面的投影；所述阳极区与所述电场截止层相接；

所述浮动环设置在所述主结和所述沟道截断环之间。

2.根据权利要求1所述的终端，其特征在于，所述浮动环为多个。

3.根据权利要求2所述的终端，其特征在于，所述浮动环与所述主结之间、任意两个浮动环之间均不相接。

4.根据权利要求1所述的终端，其特征在于，所述第一导电类型为N型；所述主结、浮动环均为P型；所述沟道截断环为N型。

5.根据权利要求1所述的终端，其特征在于，所述终端还包括集电极，所述集电极位于所述衬底靠近第二表面侧。

6.根据权利要求1所述的终端，其特征在于，所述主结、所述浮动环、所述沟道截断环均设置在所述氧化层靠近所述衬底的表面侧。

7.根据权利要求1所述的终端，其特征在于，所述终端还包括金属层，所述金属层设置在所述主结在所述氧化层的覆盖区内。

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