CN102884630A - 电子设备和系统及其生产和使用方法 - Google Patents

电子设备和系统及其生产和使用方法 Download PDF

Info

Publication number
CN102884630A
CN102884630A CN2010800617459A CN201080061745A CN102884630A CN 102884630 A CN102884630 A CN 102884630A CN 2010800617459 A CN2010800617459 A CN 2010800617459A CN 201080061745 A CN201080061745 A CN 201080061745A CN 102884630 A CN102884630 A CN 102884630A
Authority
CN
China
Prior art keywords
transistor
equipment
trap
passage
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800617459A
Other languages
English (en)
Other versions
CN102884630B (zh
Inventor
斯科特·E·汤普森
达莫代尔·R·图马拉帕利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Triple Fujitsu Semiconductor Co., Ltd.
Original Assignee
Suvolta Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/708,497 external-priority patent/US8273617B2/en
Application filed by Suvolta Inc filed Critical Suvolta Inc
Priority claimed from PCT/US2010/055762 external-priority patent/WO2011062789A1/en
Publication of CN102884630A publication Critical patent/CN102884630A/zh
Application granted granted Critical
Publication of CN102884630B publication Critical patent/CN102884630B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Abstract

提供了一系列新型结构和方法，以降低多种电子设备和系统中的功耗。这些结构和方法中的一些可主要通过重复使用现有的体效应CMOS工艺流程和制造技术来实施，以避免半导体产业和更广泛的电子产业高成本且高风险地切换到替代的技术。如上所述，一些结构和方法涉及深度耗尽通道(DDC)设计，以使基于CMOS的设备具有比传统体效应CMOS更小的σVT，并且能够更精确地设定在通道区域中具有掺杂剂的FET的阈值电压VT。该DDC设计也可具有比传统体效应CMOS晶体管更强的体效应，这使得能够显著地动态控制DDC晶体管中的功耗。

Description

电子设备和系统及其生产和使用方法
关联申请
本申请要求享有申请日为2009年9月30日的美国临时申请No.61/247,300的优先权，在此通过引用将其公开内容包含在本说明书中。本申请要求享有申请日为2009年11月17日的美国临时申请No.61/262,122的优先权，在此通过引用将其公开内容包含在本说明书中。本申请要求享有申请日为2010年2月18日的美国临时申请No.12/708,497的优先权，在此通过引用将其公开内容包含在本说明书中。
背景技术
电子设备已成为日常生活的重要部分，这是前所未有的。诸如个人计算机和移动电话之类的系统已经从根本上改变我们如何工作、如何游戏及如何交际。过去每年，都会引入诸如数字音乐播放器、电子书阅读器和写字板之类的新设备，并且改善原有的家庭产品。这些新设备展现出了不断增长的创新，其继续改变着我们的生活。
迄今为止，电子系统对世界经济和现代文化不断上升的重要性在很大程度上已经通过半导体产业所遵守的摩尔定律(Moore’s Law)来实现。摩尔定律以戈登·摩尔(Gordon Moore)的名字命名，其中戈登·摩尔是英特尔公司的创始人之一，他首先注意到了这种现象，摩尔定律规定：集成电路(或芯片)上相同面积内能够被廉价生产的晶体管数目随时间而稳步增加。一些业内专家量化了该定律，例如声明：相同面积内的晶体管数目大致每隔两年增长一倍。在不增加其功能或不减少摩尔定律所规定的相关成本和尺寸的情况下，今天所广泛使用的许多电子系统将会是不切实际的或负担不起的。
长期以来，半导体产业已经通过使用体效应CMOS(bulk CMOS)技术生产芯片电路来成功地印证了摩尔定律。经证明，体效应CMOS技术尤其是“可扩展的”，这意味着，在优化和重复使用现有制造工艺和设备的同时，可以使体效应CMOS晶体管越来越小型化，以维持可接受的生产成本。从历史观点上来看，当体效应CMOS晶体管的尺寸缩小时，其功耗也会降低，这有助于该产业在符合摩尔定律的同时，低成本地提供增加的晶体管密度。因此，半导体产业能够利用体效应CMOS晶体管的尺寸来调整(scale)其功耗，这降低了晶体管和系统的运行成本。
但是，近年来，在缩小体效应CMOS晶体管尺寸的同时降低其功耗已经变得越来越困难。晶体管的功耗直接影响着芯片的功耗，进而影响着系统的运行成本，并且在一些情况下，它还影响着系统的使用。例如，如果在每个晶体管的功耗保持不变或增加的同时使相同芯片面积中的晶体管数目翻倍，则芯片的功耗将会增加一倍以上。这在很大程度上由对冷却所获得的芯片的需要所致，其中冷却所获得的芯片也需要能量。结果，对终端用户而言，将会耗费一倍以上的能量成本来运行芯片。这些增加的功耗也能够例如通过减少移动设备的电池寿命来显著降低消费类电子产品的有效性。它也可能具有其它效果，如增加热量的产生和对散热的需求，这也有可能减低系统的可靠性，并且不利于环境保护。
在半导体工程师之间出现了这样一个普遍概念，即体效应CMOS功耗的持续降低是行不通的，这在很大程度上是因为他们认为晶体管的工作电压VDD不会再随晶体管尺寸的减小而降低。CMOS晶体管或者开启，或者关闭。CMOS晶体管的状态由施加到晶体管栅极的电压相对于晶体管的阈值电压VT的数值来决定。当晶体管开启时，它消耗动态功率，其可通过下列等式来表示：
P dynamic = CV DD 2 f .
其中VDD是施加到晶体管的工作电压，C是晶体管开启时的负载电容，并且f是晶体管运行时的频率。当晶体管关闭时，它消耗静态功率，其可通过等式Pstatic＝IOFFVDD来表示，其中IOFF是晶体管关闭时的漏电流。从历史观点上来看，该产业已经主要通过降低工作电压VDD来降低晶体管的功耗，这便降低了动态功率和静态功率。
降低工作电压VDD的能力在很大程度上取决于精确设定阈值电压VT的能力，但是当晶体管维度缩小时，其会因各种因素，例如包括随机掺杂剂波动(Random Dopant Fluctuation，RDF)而变得日益困难。对使用体效应CMOS工艺所生成的晶体管而言，设定阈值电压VT的主要参数是通道中掺杂剂的数量。影响VT的其它因素为光环植入(halo implantation)、源极和漏极延伸和其它因素。理论上，这能够被精确地进行，使得相同芯片上的相同晶体管具有相同的VT，但是实际上，阈值电压可能会发生显著的变化。这意味着，这些晶体管将不会响应于相同的栅极电压而同时全部开启，并且一些晶体管可能永远不会开启。对具有100nm或更小通道长度的晶体管而言，RDF是VT发生变化的主要决定因素，通常被称作西格玛VT或σVT，并且由RDF所引起的σVT大小只随通道长度的减小而增大。如图1所示，其中图1以英特尔公司所提供的信息，估计试验数据和KiyooItoh，Hitachi Ltd.在2009年的IEEE国际固态电路会议上的主题演讲为基础，半导体工程师之间的传统观点已将纳米级体效应CMOS中不断增大的σVT设定为1.0V，作为工作电压VDD不断上升的实际下限。VDD被示为向下倾斜的函数，其产业目的是减小到目标(TARGET)区域。但是，σVT的曲线随设备特征尺寸的减小而增大，其中RDF实际上会使Vmin增大。动态功率和静态功率的功率函数为：
Figure BPA00001577711300031
因此，总功率增加。
由于这些及其它原因，半导体产业中的工程师普遍认为，事实上，尽管存在许多公知技术可降低短通道设备中的σVT，但是在未来的流程节点中必须放弃体效应CMOS。例如，降低体效应CMOS中的σVT的一个传统方法包含激励(acting)，以提供非均匀性掺杂分布，其中当该非均匀性掺杂分布垂直向下(远离栅极朝向基底)延伸时，其会使通道中的掺杂剂浓度增加。尽管这种类型的逆行掺杂分布降低了对掺杂变化的敏感度，但是它却增加了对短通道效应的敏感度，其中短通道效应不利于设备的运行。由于短通道效应，这些掺杂参数对纳米级设备而言通常是不可扩展的，这使得这种方法通常不适用于纳米级、短通道晶体管。由于该技术趋向于形成在45nm或者甚至22nm流程节点处的短通道设备，所以认为逆行方法在这些设备中的好处受到了限制。
着眼于克服这些技术障碍的半导体工程师也曾试图使用超陡逆行阱(Super Steep Retrograde Well，SSRW)来解决与缩小纳米级区域相关联的性能问题。与用于纳米级设备的逆行掺杂一样，SSRW技术使用了专门的掺杂分布来在轻度掺杂通道下方形成重度掺杂层。SSRW分布与逆行掺杂的不同之处在于其具有急剧增加的掺杂剂水平，以尽可能低地降低通道掺杂水平。这样陡的掺杂剂分布能够导致短通道效应的降低，通道区域中迁移率的增加和寄生电容的减少。但是，当这些设备用于高容量、纳米级集成电路时，便很难实现这些结构。特别对于诸如NMOS晶体管之类的p阱设备而言，这种难度在很大程度上由逆行阱和SSRW掺杂剂种类向外扩散到通道中所致。同样，SSRW的使用不会消除随机掺杂剂密度波动的问题，其会使σVT增加到不可接受的水平。
除了解决现有体效应CMOS实施方案的缺点的这些及其它尝试外，该产业着重集中于在通道中没有掺杂剂的CMOS晶体管结构。这些晶体管结构例如包括完全耗尽绝缘体上硅(SOI)以及各种FINFET或欧米茄栅极设备。SOI设备通常具有界定在薄顶硅层上的晶体管，其中该薄顶硅层通过被称作埋氧化物(Buried Oxide，BOX)层的玻璃或二氧化硅薄绝缘层与硅基底分离。FINFET设备使用多个栅极来控制硅通道中的电场。这样可以通过减少硅通道中的掺杂剂来降低σVT。这便使植入在通道中的掺杂剂原子的数目和位置的原子级变化变得无关紧要。但是，这两种类型的设备都要求晶片及其相关处理比体效应CMOS中所使用的晶片及其相关处理更复杂、更昂贵。
鉴于与过渡到新技术相关联的成本和风险很高，所以半导体和电子系统的制造商一直在寻求一种推广使用体效应CMOS的方法。迄今为止，这些努力经证明是不成功的。体效应CMOS功耗的持续降低已经逐渐成了半导体产业中不可逾越的问题。
附图说明
图1示出了用于调节设备的功率极限和σVT极限的趋向的示例。
图2A示出了根据一个实施例的具有深度耗尽通道(DDC)的场效应晶体管的视图。
图2B示出了根据一个实施例的具有深度耗尽区域的通道的视图。
图2C示出了根据一个实施例的具有不同掺杂浓度的三个区域的通道的另一示例。
图2D示出了根据一个实施例的具有深度耗尽区域的通道的另一示例。
图3示出了根据一个实施例的掺杂剂浓度相对于通道深度的图表。
图4示出了根据一个实施例的掺杂剂浓度相对于设备深度发生变化的图表。
图5示出了根据一个实施例的各种设备的不同阈值电压相对于电源电压的静态统计的示例。
图6示出了根据一个实施例的改进后的σVT的示例。
图7A示出了根据传统工艺和结构所生产的体效应CMOS晶体管的示例。
图7B示出了根据实施例的DDC晶体管，与图7A的传统体效应CMOS设备相比，其具有明显很深的耗尽区域。
图8A示出了与图7A中所示的传统体效应CMOS结构相对应的FET的示例。
图8B示出了与图7B中所示的新型深阱相对应的FET的示例。
图9示出了用于NMOS设备的通用迁移率曲线的示例。
图10示出了DDC结构的阈值电压与体偏压之间的比较对均匀通道的阈值电压与体偏压之间的比较的示例。
图11示出了DDC结构的σVT与体偏压之间的比较对均匀通道的σVT与体偏压之间的比较的示例。
图12示出了新型DDC结构和分布与具有SSRW的传统体效应CMOS的分布之间的比较示例。
图13示出了传统CMOS设备与根据本文所述实施例所构造的结构的比较示例。
图14A-I示出了用于制造具有呈DDC掺杂分布的通道的设备的处理流程的示例。
图15示出了具有高度掺杂屏蔽区域和向本体施加体偏压的机构的多模式设备的示例。
图16示出了n通道DDC设备与传统n通道设备之间的阈值电压VT对体偏压VBS的比较示例。
图17A示出了设备间的阈值电压变化如何使传统设备中的延迟时间发生广泛传播的示例。
图17B示出了用于根据实施例的DDC设备的改进后的延迟时间特性的示例。
图18示出了为根据实施例的设备所设定的静态VT数值的图表。
图19示出了根据一个实施例的具有单独本体的多组晶体管的示例。
图20示出了根据一个实施例的n通道4端子晶体管布局的示例。
图21示出了根据一个实施例的具有浅P阱(SPW)的n通道4端子晶体管的示例。
图22示出了根据一个实施例的具有本体存取晶体管的动态多模式晶体管的示例。
图23示出了根据一个实施例的具有部分沟槽隔离(PTI)的动态多模式晶体管的另一示例。
图24示出了根据一个实施例的具有PTI的4端子晶体管的示例。
图25示出了根据一个实施例的具有局域互连的3端子晶体管的示例。
图26示出了根据一个实施例的具有使本体连接到栅极的PGC的3端子晶体管的另一示例。
图27示出了根据一个实施例的在栅极延伸区下方延伸的有源区域中进行本体接触的3端子晶体管的示例。
图28示出了根据一个实施例的具有本体触头的3端子晶体管的另一示例。
图29示出了根据一个实施例的可编程的4/3端子晶体管的示例。
图30示出了根据一个实施例的能够利用4端子晶体管进行动态模式切换的电路的示例。
图31示出了根据一个实施例的使用了4端子晶体管的动态模式的切换电路的示例。
图32A示出了根据一个实施例的能够进行动态模式切换的电路的示例。
图32B示出了用于图32A中的电路块的截面图的示例。
图33A示出了根据一个实施例的能够进行动态模式切换的电路的示例。
图33B示出了用于图33A中的电路块的截面图的示例。
图34A示出了被构造为具有不同常用构件的电路的示例。
图34B示出了根据一个实施例的使用了本体存取多晶硅的一组晶体管的示例。
图34C示出了根据一个实施例的使用了本体存取晶体管的一组晶体管的示例。
图34D示出了根据一个实施例的使用了具有单独接头(tap)的本体存取晶体管的一组晶体管的示例。
图34E示出了与图34D相对应的截面图的示例。
图35示出了根据一个实施例的使用了传统设备和新设备的组合体的多模式切换电路的示例。
图36示出了基于传统方法的另一多模式切换电路的示例。
图37示出了根据一个实施例的基于部分耗尽(PD)SOI技术的多模式切换电路的示例。
图38示出了根据一个实施例的6T SRAM单元的示例。
图39示出了用于图38的6T SRAM的布局示例的示例。
图40A示出了图39的布局的截面图的示例。
图40B示出了与图39相对应的6T SRAM单元的透视图的示例。
图41A示出了与图39相对应的阱的俯视图的示例。
图41B示出了根据一个实施例的堆叠在一起形成2×2阵列的6TSRAM单元的示例。
图42示出了与本文所述实施例结合使用的接头单元的布局示例。
图43示出了与图42相对应的截面图的示例。
图44示出了图42的接头单元的俯视图的示例。
图45示出了根据一个实施例的形成2×2SRAM阵列的示例。
图46示出了根据一个实施例的使用了用于SPW隔离的接头单元的4×4SRAM阵列的示例.
图47示出了根据一个实施例的用于每行VSS的6T SRAM电路的示例。
图48示出了与图47相对应的SRAM单元的布局的示例。
图49A示出了与图48相对应的SRAM单元的SPW和SNW的布局的示例。
图49B示出了根据一个实施例的每行具有VSS的2×2SRAM阵列。
图49C示出了根据一个实施例的每行具有VSS的4×4SRAM阵列。
图50示出了与图47相对应的SRAM单元的布局的另一示例。
图51A示出了与图50相对应的SRAM单元的SPW和SNW的布局的示例。
图51B示出了根据一个实施例的每行具有VSS的2×2SRAM阵列的示例。
图51C示出了根据一个实施例的每行具有VSS的4×4SRAM阵列。
图52至图54示出了本文所述DDC设备和实施例的系统应用。
具体实施方式
提供了一系列新型结构和方法，以降低多种电子设备和系统中的功耗。这些结构和方法中的一些可主要通过重复使用现有的体效应CMOS艺流程和制造技术来实施，以避免半导体产业及更广泛的电子产业高成本且高风险地切换到替代技术。
如上所述，一些结构和方法涉及深度耗尽通道(DDC)设计。该DDC能够使CMOS设备具有比传统体效应CMOS更小的σVT，并且能够更精确地设定在通道区域中具有掺杂剂的FET的阈值电压VT。该DDC设计也可具有比传统体效应CMOS晶体管更强的体效应，这使得能够显著地、动态地控制DDC晶体管中的功耗。现有许多构造DDC的方法，以实现不同的益处，并且可单独使用本文所陈述的附加结构和方法或连同DDC一起来实现附加的益处。
也提供了用于在芯片上集成晶体管的有利方法和结构，例如包括能够利用DDC来提供改善的芯片功耗的实施方案。另外，一些实施例中的晶体管和集成电路能够使能其它各种益处，包括较低的散热、改善的可靠性、小型化和/或更有利的制造效益。现有各种方法来静态地且动态地突出该新型晶体管结构的一些或全部优点。即使在不具备本文所述的新型晶体管的情况下，集成电路级的许多发展也颇具优势。许多方法和结构可用于除体效应CMOS晶体管以外的各种设备，例如包括在通道和/或本体中具有掺杂剂的各种晶体管。
也提供了用于在诸如电子产品之类的系统中包含和使用本文所述的创新点的方法和结构，以在一些实施方案中提供益处，包括改善的系统级功耗、改善的系统性能、改善的系统成本、改善的系统可制造性和/或改善的系统可靠性。如将要展示的，该创新点可被有利地用于大批电子系统中，其中在一些实施例中，该电子系统包括诸如个人计算机、移动电话、电视、数字音乐播放器、机顶盒、笔记本电脑和掌上计算设备、电子书阅读器、数码相机、GPS系统、平板显示器、便携式数据存储设备和平板电脑之类的消费设备和其它各种电子设备。在这些实施方案的一些中，晶体管和集成电路能够极大地增强整个电子系统的操作性，并因此增强其商业适应性。在一些实施例中，包含本文所述创新点的新型晶体管、集成电路和系统也可以使能比替代方法更有利于环境保护的实施方案。
在一个实施例中，提供了一种比传统短通道设备更能够精确控制阈值电压的新型场效应晶体管(FET)结构。它也可以具备改善的迁移率和其它重要的晶体管特性。制造该FET的结构和方法可使得FET晶体管具有比传统设备更低的工作电压。另外，或者此外，它们能够在工作过程中动态地控制这样一个设备的阈值电压。在一些实施方案中，FET能够为设计者提供设计集成电路的能力，其中该集成电路具有在电路工作期间能够进行动态调节的FET设备。在一些实施例中，集成电路中的FET结构能够被设计为具有名义上相同的结构，并且另外或此外，能够被控制、调制或编程以在不同的工作电压下响应于不同的偏置电压而工作。这些结构能够使得电路以安全有效的方式静态地指定工作模式和/或动态地改变工作模式。另外，在一些实施方案中，这些结构可被构造为在电路内进行后期加工，以用于不同的应用场合。
这些及其它益处提供了对数字电路的改进，其满足设计者、制造商和消费者的许多需求。这些益处可提供由使能集成电路的连续及进一步改进的新型结构组成的系统，以及具备改善的性能的设备和系统。在一些实施方案中，体效应CMOS可持续额外的周期以与摩尔定律保持同步，并且基于体效应CMOS的电路和系统中的其它创新点可以先进的性能比率继续改进。本文的实施例和示例将参考晶体管、集成电路、电子系统及其有关方法来描述，并且将向电子产品的终端用户强调新型结构和方法在各级制造工艺和商业链中所提供的特征和益处。将包含在这些示例中的概念应用到制造集成电路和电子系统的结构和方法将会是非常广泛的。因此，应理解，本发明的实质和范围并不限于这些实施例和示例，而仅由本文和有关共同转让的申请中所附的权利要求书来限制。
栅极长度小于90纳米的纳米级场效应晶体管(FET)结构设有比传统纳米级FET设备更精确受控的阈值电压。额外的益处包括因RDF而改善的载流子迁移率和降低的阈值电压方差。一个实施例包括纳米级FET结构，该纳米级结构具有延伸到栅极下方深度处的耗尽区段或区域，其中该深度被设定为大于栅极长度的一半。该FET结构具有至少两个具有不同掺杂浓度的区域，以帮助界定该栅极下方的耗尽区段或区域中的DDC。在一个示例中，靠近栅极的第一区域具有比第二区域更低的掺杂浓度，其中第二区域与第一区域分开，且位于栅极下方一段距离处。这便提供了与第二掺杂屏蔽区域配对的第一低掺杂通道区域(通常为未充分掺杂的外延生长通道层)，其中第二掺杂屏蔽区域能够在将阈值电压或更大的电压施加到栅极时通过终止从该栅极发出的电场来界定DDC。此外，深度耗尽区域可被称作DDC或深度耗尽区段，并且其空间范围和特性将随晶体管结构和电气工作条件发生变化。这些结构和区域的精确几何形状和位置存在多种变化，下面将对其中一些进行详细的描述。
制造DDC结构的这些结构和方法允许FET晶体管具有比传统纳米级设备更低的工作电压和更低的阈值电压。此外，它们能够在工作过程中动态地控制这样一个设备的阈值电压。最终，制造DDC结构的这些结构和方法提供了设计集成电路的能力，其中该设计集成电路具有在电路工作期间能够进行动态调节的FET设备。因此，集成电路中的晶体管能够被设计为具有名义上相同的结构，并且能够被控制、调制或编程以在不同的工作电压下响应于不同的偏置电压而工作，或者在不同的操作模式下响应于不同的偏置电压和工作电压而工作。另外，这些结构可被构造为在电路内部进行后期加工，以用于不同的应用场合。
本文的某些实施例和示例将参考晶体管来描述，并且将强调新型结构和方法提供了晶体管的特征及益处。但是，将包含在这些示例中的概念应用到制造集成电路的结构和方法将是非常广泛的，并不限于晶体管和体效应CMOS。因此，应理解，在本领域中，本发明的实质和范围并不限于这些实施例和示例以及由本文和有关共同转让的申请中所附的权利要求书，而可以有利地应用在其它数字电路情形中。
在下面的描述中，许多具体细节仅以可实施本发明的一些优选方法给出。显而易见，可在不具备这些具体细节的情况下来实施本发明。在其它情况下，公知的电路、构件、算法和处理并未被详细示出，或者以概要或框图的形式被阐明，以不使本发明的非必要细节变得模糊。另外，在大多数情况下，与材料、工具作业、处理定时、电路布局和模具设计有关的细节被忽略了，这是因为这样的细节对透彻理解本发明是非必要的，它们被认为是在相关领域技术人员的理解范围之内。某些术语贯穿于下面的描述和权利要求书，以对特定的系统构件进行命名。类似地，应理解，可以不同的名称来对构件进行命名，并且本文的描述并不意在对名称不同的构件进行区分，而意在对功能不同的构件进行区分。在下面的讨论及权利要求书中，术语“包括”和“包含”以开放形式使用，因此应理解为例如“包括，但不限于”。
本文将描述上述方法和结构的各种实施例及示例。应注意，详细的描述仅是示例性的，并不意在进行各种形式的限制。本领域技术人员应容易理解，其它实施例也具有本发明的益处。将具体参考附图中所阐明的实施例。相同的符号将贯穿于附图和下面的详细描述，以标示相同或相似的部件。
为了清楚起见，并不是本文所描述的实施方案和实施例的全部传统特征均被示出和描述。当然，应理解，在研制本发明的任何实际实施方案和实施例的过程中，为了实现研发者的特定目标，通常将给出许多特定的实施方案决策。此外，应理解，这样的研制计划可能是很复杂的，并且是需要耗时的，但对本领域技术人员而言，它是具有本发明益处的工程领域的日常作业。
同样，被植入或以其他方式出现在基底或半导体的晶体层中以修正半导体物理和电学特性的原子浓度将依据物理性或功能性区域或层来描述。本领域技术人员应将其理解为具有特定浓度均值的材料的三维集合。或者，可将它们理解为具有不同浓度或浓度在空间上发生改变的子区域或子层。基于这些性能的区域的描述并不意在限制其形状、精确位置或取向。它们也不意在将这些区域或层限制为任何特定类型或数目的处理步骤、任何特定类型或数目的层(例如，复合层或单层)、半导体沉积、蚀刻技术或所利用的生长技术。这些处理可包括外延形成的区域或原子层沉积、掺杂剂植入方法或特定的纵向或横向掺杂剂分布，包括线性、单调递增性、衰退性或者其它适合的、在空间上发生变化的掺杂剂浓度。本文所包括的实施例和示例可示出所使用的具体处理技术或材料，如图14-I所描述并阐明的外延及其它处理。这些示例仅意在示意性示例，并且不应将其理解为限制。掺杂剂分布可具有一个或多个具有不同掺杂剂浓度的区域或层，并且不管如何处理，可以或者不可以使用不同的定性或定量掺杂剂浓度判定方法，经由包括红外光谱法、卢瑟福被散射法(Rutherford BackScattering，RBS)、二次离子质谱法(Secondary Ion Mass Spectroscopy，SIMS)或其它掺杂剂分析工具的光学技术来检测浓度的变化，以及如何来定义区域或层。
图2A示出了根据一个实施例所构造的场效应晶体管(FET)100。该FET100包括栅极电极102、源极104、漏极106和布置在通道110上方的栅极叠层108。通道110可以被深度耗尽，这意味着，从栅极叠层一般测量到屏蔽区域的通道深度明显深于传统的通道深度，如下面所详细描述的。在工作期间，可向源极104施加偏置电压122VBS，并将P+端子126连接到位于连接件124处的P阱114以闭合该电路。栅极叠层108包括栅极电极102、栅极触点118和栅极电介质128。包括栅极隔离体130，以使栅极与源极和漏极分离。源极/漏极延伸区域(SDE)132在电介质128下方延伸源极和漏极。
FET100被示为N通道晶体管，其中该N通道晶体管具有由N型掺杂剂材料制成、形成在基底上方的源极和漏极，其中该基底为P型掺杂硅的基底以提供形成在基底116上的P阱114。但是，应理解，可用基底或掺杂剂材料的适当替换物来替代由其它合适基底，如基于砷化镓的材料所形成的非硅基P型半导体晶体管。
源极104和漏极106可通过传统的掺杂剂植入处理或材料来形成，并且可包括根据深度掺杂漏极(HDD)技术的修改例，例如应力诱导源极/漏极结构、凸起和/或凹入的源极/漏极、不对称掺杂、反相掺杂或晶体结构修改型源极/漏极或者源极/漏极延伸区域的植入掺杂。延伸区域132通常形成在基底内，并且促进吸收与该漏极相关联的一部分电位。也可使用对源极/漏极操作特性进行了修正的其它各种技术，包括源极漏极通道延伸(尖端)、便于通过在源极/漏极(S/D)区域附近产生局部掺杂剂分布来调节设备通道长度的光环植入，其中该分布可在通道下方延伸。在某些实施例中，可以将非均匀掺杂剂材料用作互补掺杂剂，以修正电学特性。
栅极电极102可由传统材料形成，这些传统材料包括但不限于某些金属、金属合金、金属氮化物、金属硅化物以及其层压体和组合体。栅极电极102也可由多晶硅形成，这些多晶硅包括例如高速掺杂的多晶硅和多晶硅-锗合金。金属或金属合金可包括那些含有铝、钛、钽或其氮化物的材料，包括含有诸如氮化钛之类的钛。栅极电极102的成形方法可包括硅化物法、化学气相沉积法和物理气相沉积法，例如但不限于蒸汽法和喷溅法。总体而言，栅极电极102具有约1至约50nm的总体厚度。
栅极电介质128可包括传统的介电材料，诸如氧化物、氮化物和氮氧化物。此外，栅极电介质128可包括介电常数总体上较高的介电材料，包括但不限于二氧化铪、硫酸铪、氧化锌、氧化镧、氧化钛、钛酸锶钡和锆钛酸铅、基于金属的介电材料以及具有介电性能的其它材料。优选的含铪氧化物包括HfO2、HfZrOx、HfSiOx和HfAlOx等。根据其构成和可行的沉积处理设备，栅极电介质128可通过诸如加热或等离子体氧化氮化法、化学气相沉积法(包括原子层沉积法)和物理气相沉积法之类的方法来形成。在一些实施例中，可使用多个层或复合层、层压体和介电材料的成分混合物。例如，栅极电介质可由厚度在约0.3与1nm之间的、基于SiO2的绝缘体和厚度在0.5与4nm之间的、基于氧化铪的绝缘体形成。总体而言，栅极电介质具有约0.5至约5nm的总体厚度。
在栅极电介质128下方，通道区域110形成在屏蔽层112上方。通道区域110在源极104与漏极106之间接触并延伸。优选，通道区域包括未充分掺杂的硅或者先进材料，如来自SiGe族的那些材料或者被掺杂到非常低水平的硅。通道厚度总体上在5至50nm的范围内。
下面紧接着的讨论将着眼于体效应CMOS设备。在许多纳米级体效应CMOS FET设备中，载流子迁移率受到了设定阈值电压VT所需要的通道掺杂剂的高浓度所带来的负面影响。尽管较高的掺杂剂浓度水平可以显著地避免功耗泄漏，但是当掺杂剂以较高的浓度存在时，它们可充当散射中心，这会大大降低诸如电子之类的可动载流子的通道迁移率。在这样的情况下，通道区域中的电子被散射，并且不会有效地移动通过源极与漏极之间的通道。实际上，这限制了通道能够负载的电流(Idsat)的最大值。另外，栅极电介质/通道界面处非常薄的栅极，以及所引起的高电场可能导致严重的量子力学效应，该量子力学效应会使反转层电荷密度降低给定的栅极电压，与此相关联的便是迁移率的降低和阈值电压VT幅值的增加，设备性能的再次恶化。由于这些特性，所以认为通过传统的方法将体效应CMOS设备调节至所期望的小型尺寸非常困难。
作为额外的益处，未充分掺杂的通道区域的使用可以提高某些常用来改善晶体管性能的传统技术的效率。例如，布置在通道区域110的相对侧上的源极104和漏极106能够被构造为修正施加在通道区域中的应力。此外，通道区域可通过晶格匹配和应变硅锗(SiGe)结晶薄膜晶格来修正，其中该结晶薄膜晶格被布置以引起该通道面内方向上的压缩应变。与本征硅相比，这可以导致带结构发生变化，使得空穴迁移率增加。应力条件可通过改变锗(Ge)成分来修正(增加的Ge越多，应变和空穴迁移率就越高)。对拉伸应变而言，通道区域Si可形成在具有更大晶格常数的放松晶格(lattice-relaxed)SiGe上。与非应变Si通道区域相比，这会导致电子迁移率和空穴迁移率均增加。其次，当基体SiGe的锗成分增加时，应变Si通道区域中的应变量和载流子迁移率倾向于增加。应理解，不需要连续的应力层来将应力施加到通道区域，其中可用来将压缩或拉伸应力施加到沿通道区域的不同位置的非连续或多个应力层，包括上述、下述、横向排列或毗邻的应力层，会对所施加的应力进行更有效的控制。
在某些实施例中，应力层可代表当应力被施加为邻近或毗邻通道时，适合将应力施加到通道区域的任何材料层。作为一个示例，在特定实施例中，应力层可包括与半导体基底的一些或所有剩余材料具有不同热膨胀率的材料。在制造这样的实施例期间，当半导体基底的温度降低时，某些部分会发生不同程度的收缩，这便会导致通道区域的拉伸或压缩。因此，通道区域的至少一部分可能会被拉紧，从提高了载流子移率。在特定实施例中，应力层可能包括诸如氮化硅之类的材料，其具有比半导体基底的一些或所有剩余材料更大的热膨胀系数。另外，或此外，可将不同的应力层施加到FET100的各个部分，以选择性地提高通道区域中的电子迁移率或空穴迁移率。例如，在特定实施例中，当互补的n型和p型晶体管对经由适当的p型和n型阱结构彼此隔离时，可将应力层施加到n型晶体管以将拉伸应力施加到n型晶体管的通道区域。该拉伸应力可诱导通道区域中的应变，以提高通过该通道区域的电子的迁移率。可将另一应力层施加到p型晶体管以将压缩应力施加到p型晶体管的通道区域。该压缩应力可诱导p型通道区域中的应变，以提高空穴的迁移率。
当施加应力时，提供具有未充分掺杂的通道的晶体管带来了其它优势。例如，可通过经由源极/漏极或通道应力技术所施加的应力来施加应变。与具有均匀掺杂或高度掺杂的通道的传统纳米级晶体管相比，应变通道区域晶体管将会因栅极电介质附近较低浓度的掺杂剂(减少的电离杂质散射)和较低的电场(减少的表面粗糙散射)而提供更大的应变增强迁移率。由于散射减少，应变增强迁移率将明显大于传统设备中的应变增强迁移率。随着晶体管尺寸比例的缩小，由应变所带来的这种迁移率优势实际上将会增加。
图2A是根据一个实施例所构造的晶体管的图解视图。图2B、图2C和图2D是进一步示出可与图2A的通道110互换的DDC晶体管通道的三个不同示例的图解视图。不同的区域可包括位于栅极电介质(诸如图2A中所示的电介质128)附近的深度耗尽区域、阈值电压调整区域和高度掺杂屏蔽区域。图2B示出了靠近栅极电介质且具有两个区域的DDC晶体管通道的截面的一个示例，其中这两个区域具有不同的掺杂剂浓度。该通道截面的轮廓包括位于栅极电介质(未示出)与屏蔽区域204之间的耗尽区域202。掺杂剂原子206被示出，其中屏蔽区域204中的掺杂剂浓度与相较于屏蔽区域204而言的、耗尽通道区域202中的相关掺杂剂原子密度相对应。
图2C示出了通道区域208的另一示例，该通道区域具有三个具有不同掺杂浓度的区域。在本示例中，耗尽掺杂剂通道区域214具有最少量的掺杂剂206，阈值调整区域212总体上具有比耗尽掺杂剂通道区域214更高浓度的掺杂剂原子，并且屏蔽区域210具有最高浓度的掺杂剂原子。
图2D示出了另一替代物，其中该通道截面具有从通道区域顶部到底部不断增加的掺杂剂原子浓度224。在不同的应用和实施例中，通道顶部中的掺杂剂范围可以发生变化，但通常在工艺和退火条件许可的情况下，其朝向该通道的顶部减小。朝向通道中心的掺杂剂范围可以增加，并且通过通道底部进入屏蔽区域时具有较高的掺杂剂浓度。
在这些构造的任一者中，阈值电压调整区域可形成为单独的外延生长硅层，或形成为单一硅外延层的一部分，其中该单一硅外延层也包括耗尽通道区域。阈值调整区域的厚度通常可在5至50nm的范围内。当未充分掺杂时，区域自身厚度的适当选择可稍稍调节阈值电压，然而对于更典型的应用而言，阈值电压调整区域被进行了掺杂，以具有范围在5×1017与2×1019个原子/cm3之间的平均浓度。在某些实施例中，可以在阈值电压调整区域上方和/或下方施加碳或锗等的抗掺杂剂迁移层，以避免掺杂剂迁移到通道区域中，或者此外，以避免掺杂剂从屏蔽层迁移到阈值电压调整区域中。
如果设置屏蔽区域的话，屏蔽区域是隐藏在通道区域和阈值电压调整区域下方的高度掺杂区域。屏蔽层总体上布置在避免与源极和漏极直接接触的一段距离处。在其它某些实施例中，它可以被形成为是在多个源极/漏极/通道区域下方延伸的薄片，而在其它实施例中，它可以是与通道区域共同延伸的自对准植入层。屏蔽区域厚度通常可在5至50nm的范围内。屏蔽区域相对于通道、阈值电压调整区域(如果设置的话)和P阱被进行了高度掺杂。实际上，屏蔽区域被进行了掺杂，以具有范围在1×1018与1×1020个原子/cm3之间的浓度。在某些实施例中，可以在屏蔽区域上方施加碳或锗等的抗掺杂剂迁移层，以避免掺杂剂迁移到阈值电压调整区域中。
在工作过程中，当将大于阈值电压的预定电压施加到导电栅极时，便在栅极叠层与屏蔽区域之间形成了深度耗尽区域。在导电栅极下方，该深度耗尽区域通常向下延伸到屏蔽区域中，尽管在某些高速掺杂的实施例中，该深度耗尽区域可在阈值电压调整区域(如果设置的话)中终止。应理解，耗尽区域的导电栅极下方的确切深度可由能够被FET的设计者调节的诸多因素来决定。例如，耗尽区域深度可由FET的其它元件的空间定位以及绝对或相对掺杂剂浓度来决定。例如，FET可具有被界定在源极区域与漏极区域之间、栅极长度为LG的栅极下方的通道。DDC深度(Xd)可被设定为大于该栅极长度的一半，可以是栅极长度的一半的因子，或者其附近的分数。在一个示例中，该DDC深度可以被设定为约等于栅极长度的一半，其允许在工作过程中以低于一伏特的低工作电压来精确地设定阈值电压。取决于特定应用的要求，不同的深度可提供不同的有益结果。鉴于本发明，应理解，不同的DDC深度在不同的应用中、不同的设备几何形状和特定设计的各种参数下是可行的。取决于特定应用的参数，在形成DDC晶体管过程中所使用的不同区域厚度、掺杂剂浓度和工作条件可提供不同的有益结果。
例如，根据另一实施例，耗尽深度可维持在1/3栅极长度至约等于栅极长度的深度之间。但是，本领域技术人员应理解，如果晶体管的结构和操作使得耗尽深度变得小于栅极长度的一半，则设备性能将以功耗的方式逐渐恶化，并且DDC的益处将消失。当耗尽深度Xd位于1/3栅极长度与1/2栅极长度之间时，该设备仍能实现对传统设备的适度改进，例如栅极下方的耗尽深度被设定为约0.4×LG的DDC晶体管。在本示例中，屏蔽区域的适合厚度范围在5至50nm之间，其中掺杂剂浓度在1×1018至1×1020个原子/cm3的范围内。阈值电压调整区域的适合厚度范围在5至50nm之间，其中掺杂剂浓度在5×1017至2×1019个原子/cm3的范围内。未被掺杂的通道区域被选择，以使其深度足以满足Xd＞1/2×LG的约束条件，并且具有小于5×1017个原子/cm3的浓度。
实际上，提供用于DDC晶体管的深度耗尽区域可允许在具有多个晶体管和相关设备的电路中明显减小用于设定阈值电压的公差，并且能够进一步降低因RDF所产生的变化。其结果为一个更可预测且更可靠的、能够横跨集成电路中的多个设备而设定的阈值电压。该益处可用来降低设备或系统中的功率，并且能够导致更好的整体性能。
本实施例所潜在使能的另一益处便是可调节的阈值电压，其中在被构造为具有一个或多个所描述的晶体管结构的设备或系统工作期间，该可调节的阈值电压可被静态地设定或发生动态的变化。同样，如图2A所示的，偏置电压可被施加为横跨晶体管源极104，并且被施加到带相反电荷的掺杂剂材料126，其中该掺杂剂材料126连接到P阱114。传统电路通常被偏置至电源电压，使得当工作电压被施加到栅极时，电流能够从源极流向漏极。尽管先前已经提出了使用可调节的本体偏置(body biasing)来动态地设定阈值电压，但是经证明其总体上是不可行的，这是因为它倾向于诱导显著的芯片面积补偿(chip area penalties)，从而抑制了芯片上的集成水平。根据本实施例，电路可被构造为通过改变施加到阱的偏置电压来使晶体管(或晶体管组，如果它们共享共同的阱)的阈值电压发生变化，不论它们被构造在一个集成电路或系统中或者单独的电路中。如下面所进一步详细描述的，在降低芯片面积补偿的同时能够可靠地将阈值电压控制在接近的范围内，并且能够可靠地且动态地使工作期间的阈值电压发生变化，可导致设备或系统能够动态地改变设备或系统内晶体管或晶体管组的工作模式。
图3示出了掺杂剂原子浓度相对于栅极电介质下方的通道深度的图表300，以在根据一个实施例的通道中说明用于各个范围的通道深度的掺杂剂浓度范围。示出了两条曲线：一条更实际的曲线308和一条理想曲线310。由此可见，代表三个水平：通道区域在第一个5-20nm内，阈值电压调整区域在距通道区域的紧接着的5-20nm内，屏蔽区域在距阈值电压调整区域的紧接着的5-20nm内。不同水平处的浓度分别到达一定水平312、314、316，可能但不必是图表中相应浓度水平处的转折点，并且这些转折点与一定的掺杂剂浓度水平302(其中通道掺杂剂浓度“d”小于5×1017个原子/cm3)、304(其中阈值电压调整区域浓度“d”在5×1017与5×1018个原子/cm3之间)和306(其中屏蔽区域掺杂剂浓度大于5×1018个原子/cm3)相对应。根据一些实施例，在这些掺杂剂浓度范围内，可以在支持工作的深度耗尽区域的纳米级FET中实现某些最佳益处。
根据各种实施例的掺杂剂分布被定义以产生三个区域。这三个区域在图表1中被定义，其中区域1与位于栅极电介质附近的通道区域相对应，区域2与阈值电压调整区域相对应，并且区域3与屏蔽区域相对应，其中LG为栅极长度。应理解，栅极长度大致等于通道长度，并且t1、t2和t3为这三个区域的相应厚度。这些区域的每一者可经由代表性厚度和掺杂剂剂量来表示，其中该掺杂剂剂量通过每立方厘米的原子数目来测量。图表1中给出了这些厚度和剂量的数值。
Figure BPA00001577711300191
图表1
层厚度依赖于流程节点，其中相应的厚度t1、t2和t3与设备的栅极长度(LG)和感兴趣的流程节点相关。图表2包含用于90nm至15nm流程节点的代表性数目，以说明尺度LG对区域厚度需求的影响。
  节点(nm)   90   65   45   32   22   15
  LG(nm)   60   50   40   35   30   25
  通道区域最大厚度-t1(nm)   30   25   20   18   15   12
  VT调节区域最大厚度-t2(nm)   60   50   40   35   30   25
  屏蔽区域最小厚度-t3(nm)   6.0   5.0   4.0   3.5   3.0   2.5
图表2
图4是示意性实施方案中的每立方厘米内的不同硼掺杂剂原子随设备深度发生变化的图表400。在该示例中，掺杂剂浓度在深度为0至约20纳米(nm)的、晶体管栅极附近的低度掺杂区域处最小(小于1×1017)，并且在约20nm至45nm的阈值电压调整区域处较大(约为5×1018)。该示例在约45nm至75nm的屏蔽区域处达到峰值甚至更高(约为5×1019)。这一特定示例示出了三个不同的仿真设备，其被示为利用不同处理所完成的叠加图表。一个在975℃的温度下进行了15秒退火，一个在800℃下进行了15秒退火，并且第三个并未进行退火。该图表结果大致类似，说明了掺杂剂浓度在不同处理环境中的可靠性。本领域技术人员应理解，不同的设计参数和应用可能要求发生不同变化或不同数目的区域具有不同的掺杂浓度。
实际上，设计者和制造商从数学模型中采集了统计数据，并且对实际电路的测量结果进行了采样，以确定电路设计的阈值电压的方差。无论从制造变量中获得，还是从RDF中获得，晶体管之间的电压差分失配被确定为σVT。图5示出了这样一个示例，即来自多个设备的不同阈值电压相对于电源电压的统计制图。为了使整个电路工作，必须针对σVT来选择工作电压VDD。总体而言，方差越大，σVT越高，使得必须将工作电压VDD设定为更高以使晶体管正常工作。对横跨电路所实施的多个设备而言，可能需要将VDD设定成最高的数值，以使晶体管正常地工作。
提供了降低σVT的结构及其制造方法，降低了横跨集成电路的晶体管的阈值电压的方差范围。当σVT降低时，VT的静态数值能够被更精确地设定，并且甚至能够响应于不断改变的偏置电压发生变化。图6中反映了根据一个实施例的改善的σVT的示例，示出了由来自不同设备的较低的阈值电压方差所证明的阈值电压制图的改善范围。用于横跨电路的名义上相同的设备的阈值电压可通过减少的σVT而被更精确地设定，由此使得设备能够在较低的工作电压VDD下工作，并且因此消耗较小的功率。此外，对给定的晶体管或晶体管组而言，当VT具有更大的变化空间时，设备能够在与用于特定模式的不同偏置电压相对应的不同模式下工作。这会增加许多设备和系统的功能性，并且会特别有利于设备更良好地控制设备电源模式。
图7A示出了根据传统处理和结构所制造的晶体管700的示例。该示例被示为N型FET，具有源极702、漏极704和包括导电栅极706和绝缘层708的栅极叠层。通常，栅极706由高度掺杂的多晶硅形成，并且绝缘层由诸如氧化硅之类的栅极电介质形成。栅极叠层706对源极702与漏极704之间的电流进行电控。通道710通常包含掺杂剂，并且向下延伸到P阱712，并且可以环绕源极和漏极。通道深度Xd 714是从栅极电介质708向下到通道720底部的距离。在工作过程中，存在多条电场线，如向下延伸了通道深度714并朝向源极702和漏极704弯曲的E716。这些电场线通常不是直的，如图中所示，但是可以因设备构造和工作而发生弯曲。诸如电子e-718之类的移动载流子通过电场E716在源极702与漏极704之间移动。栅极隔离体724和SDE 722也被示出。
相反，图7B示出了DDC晶体管700′的实施例，其中DDC晶体管700′与图7A的传统设备700相比，其在明显更深的耗尽区域下工作。这便在不使用应力诱导层的情况下提供了改进的迁移率和改进的阈值电压设定的特征及益处。该示例被示为N型FET，具有源极702′、漏极704′和栅极706′。该晶体管包括形成在栅极电介质708′上的栅极706′，其中当栅极到源极的电压被偏置为大于阈值电压时，该栅极706′产生耗尽区域710′，并且控制源极702′与漏极704′之间的电流。如图所示，耗尽区域710′向下延伸到屏蔽层720′，并且可以环绕源极702′与漏极704′两者，其中该屏蔽层720′被植入为P阱712′中的层。栅极隔离体724′、720′和SDE 722′也被示出。耗尽深度Xd′714′是从栅极电介质向下到屏蔽区域720′的距离，并且明显比图7A的传统设备的耗尽区域更深。与图7A的传统设备不同，设备700′中的屏蔽区域720′为向下延伸到屏蔽层的电场线如E716′提供了重度掺杂的终端。鉴于较深的深度Xd′714′，这些电场线总体上很长，并且比传统结构700中的那些电场线716更直。与传统设备类似，当偏置时，电流从源极702′流向漏极704′，并且电子e-718′通过电场E716′从源极702′移向漏极704′。但是与传统设备相反，电子会自由的流动绕过这些电场线E716′，以提供改善的电流和更好的性能。同样，这种构造通过减少短通道效应而提高了σVT，降低了由随机掺杂剂波动所引起的变化。
参考图8A，示出了与图7A中所示的传统结构相对应的FET800。泄漏发生在贯穿该晶体管结构的各个位置处，即使在不主动开关FET的情况下，也会造成功率损失。图8A特别示出了发生在源极702与阱712之间的泄露的概念。当正离子802滞留在阱712中时，它们倾向于经由泄露路径Xj806迁移到空穴804中。对相对较短的路径806而言，传统纳米级设备中的泄露是很常见的。
图8B示出了在与图7B中所说明的深度耗尽区域相类似的深度耗尽区域下工作的FET800′，并且进一步说明了发生在源极702′与阱712′之间的泄露的概念。正离子802′滞留在阱712′中。但是，对于具有更深阱的新型构造而言，路径Xj806′明显很长，并且它们倾向于经由泄露路径Xj″806′较少地迁移到空穴804′中。对于相对较长的路径806′而言，与传统设备相比，此处的泄露并不常见。同样，鉴于该新型结构中的低电场E716′，以及栅极706′和绝缘体708′处的泄露，激发电子的能力大大降低。其结果是栅极处的泄露大幅度减少。因此，具有DDC的新型结构明显减少了发生在传统设备的许多位置处的泄露。
优选，DDC晶体管也提供改善的载流子迁移率，这是本行业最为感兴趣的特征。迁移率是移动载流子在大于阈值电压VT的电压施加到栅极时从源极绕过晶体管通道移向漏极的能力的定量测量。最佳设备的一个目标通常是根据被施加到电场的栅极与所测量的迁移率之间的关系，即公知的通用迁移率区域，使电子或移动载流子在最小阻碍的作用下从源极移向漏极。在MOSFET设备中，该通用迁移率曲线是建立在通道的反转区域中的载流子迁移率与诱导反转区域(或反转电荷)的电场之间的良好关系。图0示出了用于NMOS晶体管的上述通用曲线(实线)，尽管PMOS中也存在类似的曲线。在本图中，绘制了用于未被掺杂的通道的通用迁移率曲线。区域A与现有技术MOSFET晶体管的经典目前状态的迁移率/电场操作性体制相对应，并且说明了这些设备在大功率区域中以比低电场/小功率区域中的迁移率更低的迁移率工作。
第二迁移率曲线(点划线)适于纳米级栅极长度晶体管，其中该纳米级栅极长度晶体管具有高度掺杂的通道(通常必须来互补尺度效应)和按比例递减的栅极电压，以及由此产生的较低电场。这些曲线可在支持通道中的高电场的工作条件下匹配，这是因为迁移率受与栅极电介质和通道硅之间的界面相关联的表面粗糙度所支配。当晶体管在较低的栅极电压(并且由此产生的低电场)下工作时，这两条曲线因掺杂剂原子的出现和用于降低电子迁移率的通道掺杂剂散射(通常也称作电离杂质散射)的支配而分叉。这可参见区域C。尽管能够构造在落入区域C内的电场下工作的小功率设备，但是所要求的高度通道掺杂会因在图9中被标记为区域A的面积中的掺杂剂散射而导致迁移率降低。
参见图9中的区域B，DDC晶体管的工作点沿通用迁移率曲线布置。DDC晶体管不仅在具有低电场的小功率体制下工作，而且也可得益于具有大体上很低的掺杂剂散射的深度耗尽设备，以降低其迁移率。因此，在一些实施例中，DDC晶体管能够在传统的高功率设备的基础上使迁移率增加高达120％。
由于利用了这些新型结构和方法来生成电路，所以电路现在可被制造并被构造为具有动态地改变VT的能力。与传统设备相比，该结构优选被构造为具有较小的σVT，以使设备不仅具有较低的名义阈值电压VT和较低的工作电压VDD，而且还具有能够响应于偏置电压发生变化的可进行精确调节的VT。在工作过程中，偏置电压可横跨晶体管布置，其中该晶体管用来增加或降低设备的VT。这使得电路能够以有效且可靠的方式来静态地指定和/或动态的改变工作模式，尤其当工作电压VDD也被动态地控制时。此外，VT的调节可在一个或多个晶体管、晶体管组和电路的不同部分或区域上进行。该图片能够使设计者使用通用的晶体管，其中该通用晶体管能够被调节以担当电路中的不同功能。另外，还有许多归功于这些集成电路结构的特征和益处的电路级和系统级创新。
在一个实施例中，半导体结构设置了具有DDC深度的DDC，其中通道形成在源极区域与漏极区域之间。在一个实施例中，DDC深度是该设备通道长度的至少一半大。这些结构与传统设备相比，能够在较低电压下工作，并且不受设备通道中RDF效应的影响。该新型结构也能够通过传统的体效应CMOS加工工具和处理步骤来制造。
根据一个实施例，晶体管的通道区域能够被构造为具有多个区域，其中该多个区域具有不同的掺杂剂浓度。在一个示例中，DDC晶体管被构造为使得在栅极下方存在三个不同的区域。从栅极电介质开始深入到基底，这些区域包括通道、阈值电压调节区域和屏蔽区域。本领域技术人员应理解，可能存在这些区域的不同组合或排列。
通道区域是其中少数载流子在集成电路工作期间从源极移向漏极的区域。这构成了流经该设备的电流。该区域中的掺杂剂数量经由杂质散射影响着设备的迁移率。较低的掺杂剂浓度会引起较高的迁移率。另外，RDF也会随掺杂剂浓度的降低而降低。这种未被掺杂(低度掺杂)的通道区域能够使DDC晶体管实现较高的迁移率和较低的RDF。
阈值电压调节或调整区域允许在通道区域下方引入补充的掺杂剂，如PMOS中的N型掺杂剂或NMOS中的P型掺杂剂。VT调节区域的引入，加上其邻近通道区域和掺杂剂水平，优选能够使阈值电压调整区域在不直接对通道进行掺杂的情况下改变通道内的耗尽区域。该耗尽控制能够使得设备的VT发生改变以达到所期望的结果。另外，VT-调节区域可有助于防止亚通道击穿和泄露。在一些实施例中，这提供了改善的短通道效应、DIBL和亚阈值斜率。
在传统处理中，其它处理已经通过改变特定的结构和浓度解决了晶体管的不同性能指标。例如，栅极金属合金或多晶硅可用来调节掺杂浓度，以改进短通道效应和其它参数。位于栅极下方和通道上方的栅极电介质也可被调节。也存在其它能够设定晶体管通道中或晶体管通道周围的掺杂剂浓度。与这些试图改进短通道效应和设备其它参数的现有技术不同，本文所述的一些实施例不仅改进了设备的多个参数，而且还提高了设定设备的阈值电压的准确度和可靠度。此外，在一些实施方案中，改进后的设备也能够动态地控制设备的阈值电压以提高其性能，也能够在被使用时提供新的设备或系统特征或操作。
在一个实施例中，晶体管设备被设置为具有从栅极附近的通道顶部向下到该通道而单调递增的掺杂剂浓度。在一个实施例中，掺杂剂从栅极电介质开始线性增加。这可通过在距栅极一段距离处形成屏蔽区域，并且在该屏蔽区域与该栅极之间形成耗尽区域来实现。该耗尽区域可采取不同的形式，包括具有不同掺杂剂浓度的一个或多个区域。这些区域实现了晶体管设备中的不同改进，包括提高设定特定阈值电压的可靠性，提高晶体管通道中的迁移率，以及使得动态地控制阈值电压的调节以改进和扩展设备的不同工作模式。这些掺杂剂浓度可表示在浓度图表中，诸如图4中所示的和上面相对于设备通道深度所描述的，其从栅极附近的结构顶部开始向下通过不同层进入屏蔽层。
耗尽通道区域为电子提供了从晶体管源极自由移向漏极的地方，从而提高了迁移率和整体性能。阈值电压调整区域连同屏蔽区域一起用来设定设备的名义本征阈值电压。屏蔽区域是增强FET设备的体系数的高度掺杂区域。较高的体系数能够使体偏压对动态地改变FET的阈值电压有着更大的影响。这三个区域可联合使用以实现多种专用设备。两个或三个区域的多种组合可用来实现各种设计益处。例如，可将所有区域用作多晶硅或带边缘金属栅极以实现具有多个本征VT数值(由阈值电压调节掺杂来实现)和动态工作模式(经由体效应)的小功率设备。
通道和屏蔽区域可与中隙(mid-gap)金属栅极叠层一起用来实现超低功率设备(其中中隙金属用来在没有阈值电压调节区域帮助的情况下完全耗尽该通道)。此外，通道和屏蔽区域可连同双重工作功能金属栅极叠层一起用来实现超低功率设备。另外，这些区域的形成可以多种方式来实现。在一些实施方案中，可使用单一的外延流，其中在生长期间被控制且被调制的原位掺杂在没有额外植入物的情况下实现了所期望的分布，并且其中可使用紧随未掺杂外延区域的多个植入物来实现该分布。此外，可使用具有与所期望浓度类似的植入物的双外延流。或者，可使用由任意数目的外延或植入物的结合体所构成的多个外延流来实现所期望的分布。但是，这样的替代不应脱离所附权利要求书的实质和范围。
在设备的另一实施例中，除了形成在基底上的DDC区域之外，还在通道区域的基底顶部形成了氧化物区域或其它栅极绝缘体。该设备可包括形成在氧化物区域上的金属栅极。本示例中所产生的设备是具有可进行动态控制的阈值电压，而对通道区域中的RDF不敏感的晶体管。在本示例中，DDC区域在工作过程中具有非常低的σVT，而较低的VDD会使深度耗尽区域中的泄露很少。另外，可提供植入物来使能要求在一个伏特或更高电压下工作的传统设备。
在下面的示例中，讨论了包含上述设备的各种设备构造、系统，以及制造上述设备的方法，并且在图中对此进行进一步的说明。这些示例以所述设备、系统以及制造所述设备的方法的领域技术人员更好理解的图表方式示出。这些示例在讨论潜在系统的可行性和可能工作特性及性能的同时描述并说明了这些设备的细节。
图10及图11示出了与传统结构的进一步比较。图10示出了具有较低掺杂通道(大约1×1017个原子/cm3)的DDC晶体管相对于具有均匀掺杂通道的尺寸类似的传统晶体管(其不具有屏蔽区域)的阈值电压与体偏压之间的比较示例。由此可见，即使DDC晶体管不具有较强的体系数通常所要求的显著的通道掺杂剂，由DDC中的体偏压所调制的阈值电压也可比得上均匀掺杂的通道MOS。
因此，在特定实施例中，DDC晶体管可以在短通道设备中提供目前仅可在长通道设备中实现的可比益处，这些益处对短通道设备而言是不实用的替代。参考图11，示出了均匀通道MOS设备相对于DDC设备的示例的σVT与体偏压的比较示例。短通道设备的阈值电压相对于长通道设备的阈值电压明显降低。在该DDC设备中，阈值电压随体偏压的增大而明显减小。大大降低了短通道效应的高度掺杂屏蔽区域促进了这种减少。
如背景技术中所述的，某些晶体管可被形成为具有根据超陡逆行阱(SSRW)分布所掺杂的通道层。该技术使用了专门的掺杂分布以在轻度掺杂通道下方形成重度掺杂区域。参考图12，示出了DDC结构示例与传统SSRW之间的分布比较。由此可见，SSRW在界定通道(未示出)顶部的晶体管栅极电介质附近，邻接该通道处具有非常高的掺杂剂浓度。位于通道和栅极电介质附近的如此高的掺杂浓度通常会使传统设备中的泄露性能很差，并且在将这种方法推广到纳米级栅极长度晶体管方面有着很大的难度。因此，它总体上不会对降低功率及提供电子设备性能的整体需求提供合适的商业解决方案。DDC晶体管的实施例可包括被深度掺杂的通道，和被重度掺杂且与该通道分离的屏蔽层。这样的结构可显著提高电路性能，并且比实现SSRW的电路更容易制造。
许多传统的CMOS制造工艺可用来制造DDC晶体管。图13是用于制造传统设备的传统CMOS工艺(CMOS)与用于根据本文公开的实施例所构造的结构的工艺的比较1300的图解视图。在新型CMOS设备的一个实施例中，与浅沟槽隔离(STI)1302、1302A，阱和通道植入1304、1304A，触头1308、1308A以及金属互连1310、1310A有关的处理步骤可以标准化。只有传统CMOS栅极叠层处理1306与改进后的结构的栅极叠层1306A不同。这为引入诸如DDC设备之类新型CMOS结构提供了很大的优势。首先，这避免了对高成本且高风险地发展用于制造新设备的新处理步骤的需求。因此，现有的制造工艺和相关联的IP库可被重复使用，这节约了成本，并且能够使制造商更快速地将这样新型且先进的设备推向市场。
根据图13中的示例的DDC晶体管处理将会在高度掺杂的N型和P型区域顶部上产生未被掺杂的外延硅区域，以生成DDC掺杂分布。在一些实施方案中，该未被掺杂的外延硅区域的厚度是设备性能的重要因素。在另一示例中，双外延硅区域被用来提供具有高媒质和低掺杂(未掺杂)的最终栅极叠层。此外，在媒质生成到栅极与高度掺杂的屏蔽区域之间的低度掺杂的外延生长层之后，可在基底级附近为具有一个高度掺杂区域的最终叠层生长一个外延硅区域。在一些实施方案中，为了避免掺杂剂在层之间迁移或扩散，可以采用各种抗掺杂剂迁移技术或层。例如，在P型外延硅中，可通过掺杂碳来减少硼(B)的扩散。但是，在N型外延硅中，碳可能不利于As的掺杂。碳可布置在整个硅外延中，或者仅限于各个界面处的较薄区域。如果使用了原位掺杂的碳，碳可出现在N型和P型中。在一些实施例中，如果碳被植入，则它只能使用在P型中。
DDC晶体管可通过可行的体效应CMOS加工技术来形成，包括在高级集成电路流程节点(诸如65nm、45nm、32nm和22nm处的那些流程节点)技术上均可行的、用于沉积抗掺杂剂迁移层、先进的外延层生长、ALD或先进的CVD和PVD或者退火技术。尽管这些流程节点一般具有用于STI隔离、栅极处理和退火的低热预算，但是它们仍然适合形成DDC晶体管。
图14A至图14I示出了用于制造具有DDC掺杂分布的通道的设备的处理流程。这些附图示出了两种设备的制造示例，表明如何使NMOS和PMOS晶体管分别被构造为具有DDC和屏蔽区域，以提供新型晶体管和设备的先进特征和操作。各个步骤中的机构被依次示出，以说明形成这两个晶体管设备的样品处理。此外，可使用其它处理流程来制造该DDC设备，并且为了便于说明，也将示出其特定的处理及其相关步骤。该处理以被形成、被沉积或以其它方式被制造为产生晶体管结构的“区域”的方式被描述，但是也意在包括不同形状、尺寸、深度、宽度和高度，以及不同形式或轮廓或层的区域。
首先，参考图14A，结构1400开始于基底，例如P型基底1406。在该P型基底上可产生NMOS或PMOS设备。为了简化起见，并且为了描述这些及其它附图中的可能实施例和示例，DDC设备(例如，NMOS和PMOS设备)的处理流程的示例与分离特定结构的部分浅沟槽隔离和部分沟槽隔离一起被描述。然而，应容易理解与其它所公开的结构和构造相关联的相应流程，同样，尽管未示出，但是也可以利用本领域公知的各种技术来实现这些处理，诸如将在形成并列结构的过程中所使用的掩膜作为不同区域和形成在彼此顶部的区域。
在p基底1406上形成可选性N阱植入1402和P阱植入1404。然后，在N阱1402上方形成浅P阱植入1408，并且在P阱1404上方形成浅N阱植入1410。这些不同区域可在使用光刻胶形成N阱1402的第一N阱植入物之后，通过在P基底1406上首先形成衬垫氧化物来形成。P阱1404可利用另一光刻胶来植入。浅N阱1410可由植入物与另一光刻胶一起形成。浅P阱1408可接着与另一光刻胶一起被植入。该处理接着紧随退火处理之后。
进行到图14B，处理继续，其中在浅P阱1408上形成了NMOS RDF屏蔽区域1412。根据本实施例，NMOS RDF区域1412是先前所描述的掺杂剂浓度很高的屏蔽区域，用以减少RDF，并且提供改进后的阈值电压设备和可靠性所带来的许多益处，以及使能晶体管阈值电压的动态调节。该屏蔽区域可通过另一光刻胶形成为RDF屏蔽区域。在浅N阱1410上形成PMOS RDF屏蔽区域1414。该区域可通过另一光刻胶形成为PMOS RDF屏蔽植入物。
接着参考图14C，在首次去除氧化物之后，通过使用光刻胶在屏蔽区域1412上形成NMOS阈值电压调整区域1416，其中可使用外延生长方法或其它类似技术来沉积该阈值电压调整区域。类似地，通过使用光刻胶在PMOS RDF屏蔽区域1414上方形成PMOS阈值电压调整区域1418。接着在阈值电压调整区域的每一者上沉积未被掺杂或低度掺杂区域1420、1422，其中未被掺杂或低度掺杂区域1420、1422是在NMOS VT调整区域1416和PMOS VT调整区域1418上方被掺杂的。可使用外延生长方法或其它类似技术来沉积这些未被掺杂或低度掺杂区域。通过上面的步骤，形成了符合DDC分布的通道。尽管对于各个晶体管而言，在这些示例中使用了两个外延区域来产生所期望的DDC分布，但是也可在每个晶体上使用单一的外延区域来产生DDC设备。
上面的处理流程通过产生通道为随后的处理预备了设备，以制造两个晶体管或其它更复杂的电路。但是，下面的处理流程公开了用于产生n通道晶体管和p通道晶体管的后续步骤的示例，如图14D至14E所示。
参考图14D，接着施加浅沟槽隔离(STI)处理，以通过使晶体管与相邻的晶体管隔离来形成STI晶体管边界1424。在此，各个STI1424、1426和1428的深度被适当地设定，使得STI进入到P阱中。由此可见，STI沟槽在浅P阱1408和浅N阱1410的每一者下方延伸。这使得改进了晶体管之间的隔离。
另外，可选择性地施加部分沟槽隔离(Partial Trench Isolation，PTI)1430、1434，以产生连接阱接头(well tap)的区域。PTI1430、1434的深度被设定为使得PTI将会部分地进入到浅P阱中。如图14E所示，接着在形成通道的区域中沉积诸如氧化物区域1438、1442之类的绝缘体。在此，可将二氧化硅用作为绝缘体，但是也可使用其它类型的绝缘体。接着，将栅极电极1436、1440安装到相应的栅极绝缘体，以使能工作期间的电源栅极电压。
参考图14F，在NMOS和PMOS栅极和绝缘区域的每一者的两侧上形成隔离体1446。接着在该晶片的表面下方，绕过栅极区域的每一者植入源极区域和漏极区域1448、1450，其中该源极和该漏极分别经受了N型掺杂和P型掺杂。可选地，可在传统模式设备上执行NMOS和PMOS光环处理，如下所述。同样，本体触头区域1444和1464分别经受了P+型掺杂和N+型掺杂，以与晶体管的主体产生接触。因此，接着产生NMOS和PMOS晶体管，并且可提供触点以向源极区域和漏极区域供给必要的电压以操作该设备，如图14G所示。同样，图14G示出了第二隔离体1452，和使用了光刻胶的NMOS和PMOS源极/漏极连接装置1448、1450。接着便形成了源极和漏极区域1453、1456、1458和1460。接着通过使用光刻胶形成触点和金属，使得与设备电接触。取决于处理定位源极和漏极的位置，电场可受到极大的影响。
尽管上面描述了制造DDC设备的某些步骤，但是也可包括其它可选步骤，以进一步提高设备的性能，或者符合不同的应用规格。例如，可施加本领域的公知技术，如源极/漏极延伸，如图14G所示，以减少泄露。本领域技术人员应理解，许多不同区域的结合体是可行的，并且可以将这些区域结合体重新配置为或重新布置为与本文启示相符的不同区域。
阈值电压调整区域和屏蔽区域掺杂水平仅限于通道下方、隔离体边缘之间的区域。在一个方法中，通过使用由相应栅极1436与1440周围的隔离体所界定的掩膜和栅极上的硬质掩膜来为外侧隔离体1452蚀刻硅。被蚀刻的硅的深度大于屏蔽区域的深度。在本示例中，以相同或不同的步骤为NMOS和PMOS均蚀刻硅。在蚀刻硅之后，硅1466被外延生长到略高于栅极电介质的水平，如图14H所示。可原位地或使用源极/漏极植入物掩膜来完成外延生长硅的掺杂，以形成源极/漏极区域1468、1470、1472和1474，如图14I所示。层压第一栅极电介质1438和第二栅极电介质1437。层1435和1436是利用合适的N+或P+功函数所设计的金属栅极电极。在图14I中，多晶硅被与栅极电介质一体的金属栅极电极所替代。为了用金属栅极代替多晶硅，需要具有合适功函数的两种不同金属。需要用～4.2eV和5.2eV的功函数金属来调节与掺杂了N+/P+的多晶硅相兼容的NMOS和PMOS设备的VT，其中多晶硅通常用在CMOS处理过程中。栅极周围的隔离体1452和栅极上的硬质掩膜生成了自对准的源极/漏极区域。这便导致了较低的源极/漏极体电容。在另一方法中，可以执行互补性源极/漏极。在该方法中，栅极周围的隔离体和栅极上的硬质掩膜使得该栅极能够自对准。
应理解，期望电路能够在多个电源模式下有效地工作。此外，能够在不同电源模式之间进行快速有效的切换可显著提高节电能力，以及晶体管、使用该晶体管所制造的芯片和实施该芯片的系统的整体性能。由于能够有效地改变其工作模式，所以设备可提供所需求的高性能，并且可在未被激活时通过进入睡眠模式来节约电力。根据一个实施例，各个子电路，甚至各个设备的模式可被动态地控制。由于能够动态地改变设备的阈值电压，所以设备的模式也可发生动态的变化。
深度耗尽通道设备可以具有较宽范围内的名义阈值电压，并且能够在较宽范围的工作电压下工作。一些实施例可在1.0伏至1.1伏的当前标准体效应CMOS工作电压下被实施，并且也可在比较低的工作电压如0.3至0.7V下工作。这便提供了用于小功率运行的电路构造。此外，DDC设备因其较强的体效应而比传统设备贵。在这方面，较强的体效应能够使设备有效地改变经由共同的共享阱基本上直接连接到其它设备的电路。在一个示例中，共享阱可包括隐藏在一组设备下方的共同的P阱或N阱。在工作过程中，这些设备能够通过修正设备的相应体偏压和/或工作电压的设定来改变模式。这使得能够更快速地切换单个设备或一组或多组设备，并且比传统设备使用更少的能量。因此，模式的动态变化能够快速地进行，并且系统能够更好地管理节能和整个系统性能。
同样，在一些应用中，可能要求对现有环境具有向后兼容性，使得基于DDC的设备能够与传统设备无接口地(seamlessly)工作。例如，可以使基于DDC的新型设备和传统设备的混合体在1.1伏的工作电压下工作。为了使基于DDC的设备与传统设备相接，可能需要执行电平转换。非常期望基于DDC的设备与传统设备无接口地工作。
屏蔽区域提供了较高的体效应，这为晶体管中的响应性多模式切换发挥了杠杆作用。具有屏蔽区域的晶体管的响应可在较大的范围内发生变化，以改变体偏压。更具体而言，高度掺杂的屏蔽区域能够使设备接通或切断电流，以使各种偏电压在更大的范围内变化，从而促进动态的模式切换。这是因为DDC设备能够被构造为具有比传统设备更低的σVT、更低的设定阈值电压的方差。因此，阈值电压VT能够被设定为不同的数值。此外，设备或一组设备被本体偏置以改变阈值电压，因此VT本身能够响应于不断变化的体偏压而发生改变。因此，较低的σVT提供了较低的最低工作电压VDD和较宽范围内的可用名义本征数值VT。增加的体效应可使VT在更宽的范围内发生动态的变化。
此外，必要时也期望将设备构造为使其性能最大化，即使上述性能可能导致功耗增加。在可替换的实施例中，当设备不在高性能激活工作条件下时，可期望将设备放置在显著的小功率模式(睡眠模式)下。当电路中采用DDC晶体管时，模式切换可被设置为具有足够快速的切换时间，以免影响整个系统的响应时间。
在根据各种DDC晶体管和本文所解释及描述的示例所构造的晶体管或一组晶体管中，现有几种不同类型的期望模式。一种模式是小功率模式，其中体电压与源电压之间的偏压VBS为0。在这种模式下，与非DDC设备相比，该设备在较低的工作电压VDD和较低的有源/无源功率下工作，但是具有与任何传统设备同等的性能。另一种模式是加速模式(Turbomode)，其中设备的偏置电压VBS为正向偏置。在这种模式下，设备在较低的VCC和具有高性能的匹配无源功率下工作。另一种模式是睡眠模式，其中偏置电压VBS为反向偏置。在这种模式下，设备在较低的VCC和充分低的无源功率下工作。在传统模式下，该处理流程被修正为使得非DDCMOSFET设备能够与传统设备大致相同的工作。
尽管DDC结构式设备比传统设备提供了更大的性能优势，但是它也可以因屏蔽区域所提供的较强体效应而使能增强的动态模式切换。体接头(body tap)允许应用被施加到设备的期望本体偏置，以实现所期望的模式。这可以通过具有如上所述的低度掺杂通道和屏蔽区域的DDC来实现，或者也可以通过具有多个具有不同掺杂剂浓度的区域或层的DDC来实现。当多模式切换用于诸如内存块或逻辑块之类的一组晶体管时，使用了传统体效应CMOS技术的个别晶体管控制是不切实际的，并且可能导致控制电路出现巨大的开销。额外的控制电路将需要被实施，用于控制不同设备或不同组设备以及所有设备的大量专用配线将会显著增加集成电路的整体成本。
因此，期望发展可用来产生一组或多组用于动态模式切换的晶体管的子电路或单元。此外，也期望提供一个可向传统设备提供本体偏置控制技术的解决方案，使得在单独或混合环境中，传统设备也可从动态控制中收益。
另外，在某些实施例中，无论是静态设计或动态设计，具有屏蔽区域的晶体管的相对较大的体效应可适于将本体偏置作为一种用于控制设备在各种模式下工作的手段，但是传统体效应CMOS设备可能要求物理的设计变更。
图15示出了具有高度掺杂屏蔽区域的基本多模式设备和将体偏压施加到本体的机构，可从图2A及解释不同模式的相应图表再现。如结合图2A所述的，可在阱接头与源极之间施加偏压VBS，以控制该设备的电场，包括源极与设备本体之间的电场。图15示出了n通道4端子MOSFET的样品结构。端子106被指定为漏极，并且端子104被指定为源极。在操作期间，电流在这两个端子之间流动。端子102被称作栅极电极，并且通常将电压施加到该端子以控制漏极与源极之间的电流流动。端子126提供了到晶体管本体的连接，其中在该示例中，该晶体管本体为P阱114。被施加到漏极的电压为正电源电压，被称作VDD，并且被施加到源极端子的电压为较低的电源电压。电场会影响设备的特性。根据本文所述的各种实施例，该设备可通过适当地选择偏置电压VBS和电源电压VDD而被构造为多个不同模式。
在传统体效应CMOS设备中，基底通常被连接到源极以维持相同的源极体电压。因此，对所有设备而言，基底上的本体偏置通常是相同的。这与在上述正常小功率/低泄露模式下使用DDC设备的情况类似，其中施加了正常的工作电压，并施加了零偏置电压，所以VBS＝0。但是，根据本文所述各种实施例所构造的多模式设备可以提供一种有效的模式控制手段来代替本体接头。尤其在这种情况下，该设备在距上述栅极一段距离处包括重度掺杂的屏蔽区域。这与具有较低体效应的、基于绝缘体上硅的设备不同，基于DDC的设备能够被构造在体硅上，以制造具有较高体效应的设备。因此，DDC结构式设备可将不断变化的本体偏置作为一种使能多模式工作的手段。如图15的示例中所示的多模式晶体管可以具有位于P阱上方的n通道。P+型区域形成在P阱上。虽未示出但是下面将要讨论的本体接头耦合到该P+区域，以电接触到P阱，即该n通道设备的本体。由于该本体接头被掺杂了P+，所以到本体接头的连接可使其连接到设备的P阱(即，设备的本体)。接着可在源极与本体接头之间施加体偏压，其中体偏压可有效地控制n通道设备的工作模式。正如n通道设备中所示的，可将动态模式切换技术施加到N阱上方的p通道设备，其中形成有n+区域以容纳该本体接头。此外，可将具有上述较强体偏压的新型结构施加到CMOS设备，其中n通道设备和p通道设备并存在相同基底或阱上。下面解释并描述了所述实施例的示例。
施加在源极与本体之间的体偏压可有效地改变CMOS的行为。对具有本体接头的上述设备而言，可施加与栅极-源极电压和漏极-源极电压独立的源极-本体电压。将本体偏置作为用于多模式控制的控制手段的优势之一在于可将该设备看作是传统设备来连接，其中栅极-源极电压和漏极-源极电压以相同的方式构造。在此情况下，可响应于该本体偏置来进行模式选择。因此，设备可在零偏压下正常工作，这与传统设备相同。当期望较高的性能模式(加速模式)时，可在阱接头与源极之间施加正向偏置电压，即VBS＞0。用于加速模式的工作电压可与正常模式的工作电压相同，或略高于正常模式的工作电压。另一方面，当期望睡眠模式时，可在阱接头与源极之间施加反向偏置电压，即VBS＜0。用于睡眠模式的工作电压可与正常模式的工作电压相同，或略低于正常模式的工作电压。
当施加零体偏压时，多模式设备在正常的低功率模式下工作。该体偏压可被正向偏置以增加设备的性能，正电压被施加在本体与源极之间，如图15的示例中所示。这种正向偏置模式被称为“加速模式”，以便与高驱动电流的形式来增加性能。但是，性能的提升以泄露的增加为代价。在深度睡眠模式下，本体被反向偏置以减少泄露，其中负电压被施加在本体与源极之间，如图15的示例中所示。当设备处于空闲状态或无效状态时期望这种模式。
图16示出了n通道DDC设备的示例与传统n通道设备之间的阈值电压VT与偏置电压VBS的比较图。曲线1610表示DDC设备，而曲线1612表示传统设备。图16表明，在一些实施例中，DDC设备与传统设备相比，其阈值电压对偏置电压更灵敏。DDC设备也可响应于该本体偏置而提供较宽的延迟范围。对传统设备而言，阈值电压在设备之间的变化可使延迟时间发生广泛的分散，如图17A所示。带1702、1704和1706分别表示偏置电压VBS为-0.5V、0.0V和0.5V时的延迟变化，其中以相对的比例示出了该延迟时间和传统设备在VDD＝1.1V、VBS＝0.0V、σVT＝0.0V，且温度＝85℃(被标准化为1)的条件下的延迟时间。横轴与3σVT的数值相对应。用于传统设备的σVT通常约为15mV，这使得3σVT＝45mV。如图17A所示，这三个带1702、1704和1706大体重叠，这使得很难根据延迟时间来区分模式。图17B示出了用于DDC设备的示例的改进后的延迟时间。在图17B中，这三个带不仅没有重叠，而且还具有较小的分散。在三个不同偏置电压-0.5V、0.0V和0.5V(反向偏置、零偏置和正向偏置)处，DDC设备示出了三个完全不同的带1708、1710和1712。这些不同的带表明，在一些实施方案中，DDC设备可非常有效地用在多个工作模式下。
能够提供较低σVT和能被精确控制的VT的晶体管的另一潜在益处便是能够动态地控制VT。在传统设备中，σVT很大，以致VT需要占据很宽的范围。根据本文所述的实施例，可通过调节体偏压来使VT发生动态的变化。VT的动态调节可由所增加的体效应来提供，并且动态控制的范围可由降低的σVT来提供。参考图18，示出了一个图表示例，其中该图表示例示出了为设备所设定的静态VT，即VT0，并且还示出了能够被调节的设备的多个VT。每个VT具有相应的ΔVT，或者用于每个相应VT数值的单个σVT。根据本文所述的实施例，设备能够被构造为具有可动态调节的VT。以在所期望的电压范围内和以合适的电压调节速度来调节体偏压。在某些实施例中，电压调节可以预定的步骤进行，或者可以发生连续的变化。
根据另一实施例，尽管图15示出了能够在各种模式下工作的样品多模式设备，但是它对设备包括使各组晶体管的本体隔离的结构也是有用的。这将提供使设备在各种模式下单独有效地工作的能力。如果一组多模式晶体管的本体被连接，则整个组将同时发生切换，这限制了模式切换的便利性。另一方面，如果两组多模式晶体管的本体未被连接，则这两组可被单独控制。因此，图15中所示的基本多模式晶体管可进一步提供能够被各组单独的本体偏置划分为多个块的一组晶体管。下面将对其进行描述。
因此，可以利用DDC结构，如图14A至14I所示的晶体管结构和上面所述的晶体管结构来构造改进后的系统。这些结构的变化可被实施到性能发生巨大进展的集成电路和系统中。已经示出了如何构造结构以调节晶体管，现在将示出这些结构将如何作为基块(building block)来调节更广泛的集成电路和系统。通过利用DDC结构，包含在例如集成电路和系统中的STI、PTI、浅阱和/或共享阱能够被构造为用于新的改进后的系统性能。此外，除DDC结构之外，甚至还可以利用采用了本体结构和/或本体存取晶体管的新的创新点，以为集成电路和系统提供新的特征和益处。因此，可以使用体效应CMOS和其它新型结构及处理中的这些创新点，以构造运行性能大大改善的新规模集成电路芯片。
尽管所述晶体管实施例迄今为止可提供体效应CMOS晶体管和其它设备的持续动力尺度，但是除此之外，也可以提供通过根据本文所述的晶体管实施例来适当地修正晶体管上电路块的布局和布线以充分地利用芯片级DDC结构的一些益处和特征。例如，如先前所述的，尽管动态地调节晶体管的体偏压以调节其阈值电压的概念是公知的，但是纳米级设备中实施它通常是不切实际的。其原因包括：在一些实施方案中，(1)传统体效应CMOS纳米级设备的较大VT不能充分地提供晶体管相对于现有纳米级设备的区别；(2)传统体效应CMOS纳米级设备的相对较低的体系数不能在工作模式之间快速地切换，以致不足以避免影响芯片的工作；以及(3)将本体偏置线路连接到各个晶体管或电路块能够显著降低可集成在一个芯片上的晶体管的数目，从而抑制了芯片级尺度。一些DDC晶体管实施例能够通过(1)提供显著降低的VT(其使得相同晶体管能够被设计为不仅在不同阈值电压下工作，而且在不同工作电压下工作)；和/或(2)提供显著增加的体系数(其使晶体管或电路块能够在工作模式之间快速有效地切换)来解决前两个问题。在一些实施例中，DDC晶体管可以被看作是类似于变色龙的现场可编程晶体管(field programmabletransistors，FPT)，其中一些或所有现场可编程晶体管具有相同的名义结构和特性，但是也可被单独构造为如同必须在传统体效应CMOS中所不同制造的晶体管一样来工作。本体偏置线路的改进后路线是下面讨论内容的另一元素，其也提供了如何使用多模式晶体管的其它示例。
图19是解释一组晶体管的多模式运作概念的简化图，其中每个块或电路可基于体偏压和施加在其上的工作电压而在不同的模式下工作。在一些实施方案中，对不同块施加单独的本体偏置可使系统通过动态地调节其阈值电压而受到控制，这能够使共同连接的构件在共同的模式下工作，并且使单独连接的构件或系统在单独受控的模式下工作。在图19所示的示例性情景下，设备1900被分成具有单独本体偏置触头的五组晶体管或电路块1910、1920、1930、1940和1950。根据本文所述的实施例，这五个电路块的本体彼此分离，使得能够对每个块单独施加不同的本体偏置。在本示例中，电路块的每一者具有与其他组分离的本体，并且该本体通过相应的本体接头(1915、1925、1935、1945和1955)连接。这五个块意在说明对促进晶体管组之间的隔离以产生隔离块的需求。图19也示出了，每个块分别被连接到单独的本体偏置VB1、VB2、VB3、VB4和VB5。本领域技术人员应理解，每个块也需要其它电源电压，如用于漏极的VDD、用于源极的VSS、用于栅极的VG以及其它信号。另外，也可对每个电路块单独施加不同的工作电压VDD。可通过设计(例如，通过将不同的电路块施加到不同的体偏移和工作电路以建立彼此独立的工作模式)来静态地设定每个电路块的模式，和/或通过在工作期间调节每个电路块的体偏压和/或工作电压以设定其工作模式的控制电路和运算法则来动态地设定其模式。由于具有较低的σVT和调节阈值电压VT使其横跨范围相对较宽数值的能力，所以可单独控制个别晶体管或晶体管组的工作模式。
在下面的示例中，将描述各种晶体管。这些晶体管意用作基块，以将一组晶体管形成为具有隔离体的块。例如，再次参考图14G，示出了一对具有新型DDC结构的CMOS晶体管的一个实施例，其中这些晶体管具有本体接头，n通道设备和p通道设备位于同一基底上。这些结构可用来建立性能大大提高的电路和系统，包括下面所述的实施例。其它晶体管可与新型DDC结构式晶体管结合使用，并且一些实施例可被构造为不具备DDC构造的晶体管。
图20示出了具有阱结构的n通道4端子晶体管布局的示例，其中一个P阱2060位于P基底2080上。4端子晶体管的布局2000示出了源极/漏极对2020和2030、栅极2040和本体接头2050。也示出了位置2010处的截面图，其中浅沟槽隔离(STI)2040的深度小于P阱的深度。P阱2060为P基底2080上的所有n通道晶体管共同所有。因此，4端子晶体管不能在n通道晶体管之间提供隔离。如本示例中所示，本体接头被掺杂了P+，并且与该晶体管横向邻接放置(参考如图所示的栅极取向)。另外，本体接头通过STI2070与晶体管分开。
图21示出了具有浅P阱(SPW)的n通道4端子晶体管的示例，其中SPW的深度小于STI的深度。该n通道4端子晶体管的布局2100示出了源极/漏极对2020和2030、栅极2040和本体接头2050。截面图2180示出了位置2110，并且截面图2190示出了位置2112。浅阱可使能本体隔离，并且在某些实施方案中，其能够因此为诸如存储单元或其它数字电路之类的一组设备动态地切换模式，从而减少了必须连接在集成电路上的体偏压线路的数目。如截面图2180和2190所示，晶体管具有位于互补性N阱2164上的浅P阱2160。由于p-n结点，N阱2164不会被电连接到浅P阱2160，并且N阱不会被电连接到P基底2080。因此，该晶体管可与在相同基底上的N阱2164上方具有浅P阱2160的其它晶体管隔离。有源区域在栅极下方延伸。最小的有源临界尺寸(CD)被用于在栅极下方延伸的有源部分。延伸的有源边缘可放置在隔离体边缘之间以避免硅化引起的短路。可在栅极外侧的延伸有源区域上方完成本体接触。N+植入物边缘可位于栅极延伸(端盖)区域下方。尽管该示例示出了一种产生n通道4端子晶体管的方案，但是也可应该布局来产生p通道4端子晶体管。如图21所示，在一些实施方案中，STI可比SPW更深。在一些实施例中，如果两个相邻的晶体管不具备共同的SPW，则它们可被单独偏置。此外，一组相邻晶体管可共享共同的SPW，并且也可通过施加相同的体偏压而在相同模式下工作。
在动态多模式晶体管的另一实施例中，可在实际晶体管与本体接头之间形成本体存取晶体管，如图22所示。图22示出了n通道4端子晶体管布局2200以及相关联的截面图2280，其中浅P阱(SPW)通过STI2070隔离。本体存取晶体管可使本体接头与晶体管隔离。本体存取晶体管可被构造成这样的晶体管，其中栅极2041充当用于该本体存取晶体管的栅极，并且本体接头充当源极/漏极。这可使处理简化，并且能够减少本体接头连接所需的面积。本体存取晶体管与浅阱的结合使用成了利用精细粒度来使能动态模式切换的有用基块。对同时被切换的一组晶体管和电路而言，它们可被放置为共享同一浅阱。另外，可通过使用本体存取晶体管和提供体偏压来产生一个或多个栅极接头，以提供到本体的连接。
如上面所述的，部分沟槽隔离(PTI)是隔离本体接头与晶体管的另一优选方式。根据图23中所示的另一实施例，用于n通道4端子晶体管的示例性布局2300和截面图2380包括浅P阱(SPW)和部分沟槽隔离(PTI)。SPW深度可小于STI深度。PTI氧化物可避免n型源极/漏极与p型本体接头之间的硅化短路。PTI深度可小于浅阱的深度，从而位置晶体管内部浅阱的连续性。在一些实施方案中，PTI方法可提供优异的保护，以避免硅化所引起的、本体接头与源极/漏极之间的可能短路。但是，PTI在制造设备期间将需求一个或多个额外的处理步骤。在一些实施例中，PTI的深度优选大于源极/漏极结点，以分离P+本体接头与N+源极/漏极，从而使N+/P+泄漏最小化。
用于源极/漏极的有源区域和用于阱接头的有源区域的相对共面位置可不同配置，以使具有PTI的4端子晶体管2400发生变化，如图24的示例中所示。截面图2480和2490分别与位置2410和2412相对应。如图所示，浅P阱通过STI隔离。
尽管上述示例解释了提供用于施加体偏压的本体接头的4端子晶体管，但是存在其中不需要用于体偏压的第四个端子的情况。例如，当CMOS晶体管在共同N阱上具有浅P阱和N阱时，在N阱上具有浅N阱的p通道晶体管通常将具有共同的N阱。在这样的实施方案中，也没有必须提供连接到本体的第四个单独端子。因此，3端子晶体管的几个示例将在此被示出，并且将被用作基块以产生具有隔离体块的一组晶体管。在另一情形下，晶体管具有位于互补性阱上的浅阱，其中所述晶体管意在通过本体漂浮(body float)来工作。在这样的实施方案中，也没有必要使用第四个端子。
对3端子结构2500的一个示例而言，局域互连使栅极与本体连接，以将端子的数目从四个减少为三个，如图25所示。截面图2580和2590分别与位置2510和2512相对应。在2580处，局域互连(LI)触头2551用来使本体接触到延伸的栅极。在本示例中，在延伸有源区域上方通过使用金属触头使栅极与本体接触。SRAM中所使用的矩形触头也可用来使栅极接触到本体。
在另一实施例中，3端子动态多模式晶体管通过多晶硅下方的本体触头来形成。栅极下方的氧化物通过栅极至有源(GA)接触掩膜来移除。在去除了栅极电介质的区域上方，可以生成与SPW具有相同极性的多晶硅栅极接触(polysilicon gate contact，PGC)植入物。使用PGC2650使本体与栅极接触，如图26中的结构2600所示。截面图2680和2690与位置2612和2614相对应。这种布局方案可能具有几种潜在优势，包括能够生成与本体接触的自对准栅极，和/或能够生成自对准的栅极接触(GC)植入物。由于GC植入物具有与SPW(掺杂了P+)相同的极性，所以在一些实施例中，在有源区域中不存在弯曲，这有利于设计和制造(DFM)。使用PGC来进行连接可导致较高的接触电阻。但是在一些实施例中，对静态模式控制而言，接触电阻并不重要。因此，但需要静态控制时，可使用PGC。
此外，与3端子单栅极晶体管2700类似，可在栅极延伸区下方延伸的有源区域中进行本体接触，如图27所示。截面图2780和2790与位置2712和2714相对应。最小的有源临界尺寸(CD)可用于延伸有源部分。延伸的有源边缘可布置在栅极下方的有源区域的隔离体边缘之间。栅极下方的氧化物可通过GA接触掩膜去除。在去除了栅极的区域上方，可生成与SPW具有相同极性的GC植入物，并且接着可使用本体来将该本体接触到栅极。在一些实施方案中，该方法能够提供类似的优势，包括能够使用与本体接触的自对准栅极和/或自对准GC植入物，这是因为GC植入物具有与SPW(掺杂了P+)相同的极性。
尽管用于栅极和阱接头的接触可位于沿多晶硅的不同位置处，如图27中的示例所示，但是它们能够在相同的位置处进行取向，如图28中的结构2800所示。截面图2880和2890分别与位置2812和2814相对应。
在另一实施例中，该布局将考虑可编程的4端子/3端子晶体管。如图29的结构2900所示，栅极和本体通过金属区域2950断开或连接，这便分别导致了4端子或3端子。截面图2980和2990分别与位置2912和2914相对应。因此，金属区域连接有利于可编程的4端子/3端子晶体管的布局。
本文已经描述了各种晶体管，并且在多数情况下，各实施例和示例中所述的不同结构可在不同结合体和子结构中使用，以生成具有比传统系统更高性能的有用系统。这些晶体管结构可用作基块，以便生成可分为多个块并且具有用于动态模式切换的单独本体偏置连接的一组晶体管。下面将描述一些示例。
根据本文所述的一些实施例所构造的晶体管的优选优势之一在于动态模式切换能力。这可通过施加受控的体偏压以设定或调节可变工作电压来实现。图30示出了能够通过4端子晶体管进行动态模式切换的电路3000的一个示例，其中示出了各种体偏压和工作电压。电路块分别与标准模式、低泄漏模式和两个加速模式相对应。电路块的每一者使用了一对4端子晶体管、p通道4端子晶体管3010和n通道4端子晶体管3020，其中这4个端子分别被称作S(源极)、D(漏极)、G(栅极)和B(本体)。在块a1中，具有本体接头的4端子晶体管被用作传统晶体管。用于n通道设备(所示出的下部晶体管)的本体与源极电压VSS连接。用于p通道设备(所示出的上部晶体管)的本体与工作电压VDD连接。在块a2中，当设备未被激活使用时，该设备反向偏置以实现较低的泄漏。反向偏置可通过将用于n通道设备的本体连接到用于n通道的反向偏压VBBN(其小于VSS)，并将用于p通道设备的本体连接到用于p通道的反向偏压VBBP(其大于VDD)来实现。如果期望较高的性能，则可将设备放置在如框a3和a4所示的正向偏置条件下。在a3(i)中，p通道本体和n通道本体分别被连接到专用的正向偏压VFBP和VFBN，其中VFBP小于VDD，并且VFBN大于VSS。此外，源极/漏极电压可被用于正向偏置以通过消除正向偏压所需要的附加电源来节省系统成本。如框a3(ii)所示，p通道的本体与VSS连接，并且用于n通道设备的本体与VDD连接。除连接了高工作电压VDDH之外，a4(i)和a4(ii)中的电路与a3(i)和a3(ii)中的电路类似。
如图31所示，在动态切换环境中使用4端子设备还存在其它几种变化。在图31中，电路块a1示出了其中4端子设备的本体没有向左连接以使本体漂浮的情形。图31中所示出的漂浮本体3100存在两种版本，其中子块a1(i)将VDD用作工作电压，而子块a1(ii)将VDDH用作工作电压。这便提供了介质性能。在电路块a2中，p通道设备和n通道设备的本体和漏极连接在一起以实现加速模式。根据本文所述的一个实施例，可将相同的动态模式切换特征扩展到具有更多晶体管的大规模电路。
图32A示出了使用简化壳体的动态模式的实施方案。图32A示出了电路3200，其中两个电路块3220和3230具有隔离的本体，使得能够施加独立的体偏压。用于电路块3220的体偏压可经由本体触头3225施加，而用于电路块3230的体偏压可经由本体接头3235施加。用于其它电压的电源支架与图30中所示的一个支架类似，所以未示出。但是，本领域技术人员应容易理解用于图32中的系统的电源支架的实施方案。图32B中示出了用于在N阱3264上具有浅P阱3260和3261的n通道设备的上述电路块(与电路块3220和3230相对应)的示例性截面图3250。浅P阱3260和3260在两个电路块之间通过STI3263隔离，以产生用于这两个电路块的单独浅阱。在位于P基底3266的N阱3264下方，这两个浅P阱3260和3260因p-n结点效应而并未连接。本体存取晶体管被用来产生接头，并且也使接头与共享SPW阱的有源晶体管隔离。p型接触区域320用于本体触头以提供与浅P阱的连接。图32B中的示例示出了使用浅通道、STI3262和本体接头来产生用于动态模式切换的多个隔离电路块。尽管该示例被解释为用于n通道设备，但是它也可以被轻松地施加到p通道设备。
此外，也可以将它扩展到图33A中的示例所示出的设备3300中，该设备3300在结构3310中同时具备p通道设备和n通道设备。图33B表示其中CMOS设备具有两个浅P阱3260、3261，并且还具有浅N阱3360的情形，其中这些阱具有相应的本体触头3325、3335和3345。全部阱均位于N阱3264上。示出了三个电路块：电路块3320和电路块3330为n通道设备，并且电路块3340为p通道设备。每个电路块能够共享同一N阱3264。在一些实施方案中，由于p-n结点效应，用于电路块3320和3330的浅P阱通常与p通道设备隔离。可以具有不止一个p通道电路块。但是，由于浅N阱通常连接到N阱下方，所以每个p通道设备可以具有相同的体偏压。因此，在一些应用中，浅N阱，如用于p通道设备的浅N阱3360不会与其它N阱设备共享共同的N阱。在这样的应用中，当使用共同的阱时，N阱设备不会被分成隔离的浅阱。因此，从动态功率模式切换的角度出发，没有必要为p通道设备形成单独的电路块。在一些实施例中，在单个N阱情况下，只有n通道设备可经由本体偏置设备而被单独控制。当潜在的晶体管被构造为具有本文所述的高体效应晶体管时，本体偏置的使用成了促进动态模式切换的有效方式。对p通道设备而言，N阱中的浅N阱是可以选择的。
下面的附图示出了可通过多种方法和结构来形成的多个电路示例，其中根据本文所述的实施例，该结构可用作集成电路的基块。讨论将开始于使用了产业中目前所应用的一些基块处理和结构的示例。后来所描述的附图将解释使用了对传统方法有着重大改进的基块结构和处理的示例。
图34A示出了被构造为具有不同的常用电路构件的电路的示例，其中这些电路构件将用在后来的附图中以解释动态模式切换的实施方案。在图34A中，示出了具有NAND栅极NAND2 3402、逆变器INV 3404(逆变器)和本体接头TAP 3406的组合电路3410。根据本文所公开的各种实施例，可以使用这些有用结构来提供具有更好结构和新的增强特征的有用电路。
在图34B中，布局3420示出了将晶体管组实施到相应阱中的传统方法，其中该晶体管使用了虚拟的多晶硅3428以产生接头3427和3429。本体接头提供了与阱或基底的连接，其中该阱或基底为所有设备所共用。图34B示出了延伸到阱中的本体接头。布局的下部分示出了该设备被实施到n通道中的这部分，其中n通道具有位于N阱上的浅P阱。浅P阱通过STI与相邻的设备隔离，这是因为浅P阱的深度小于STI的深度。布局的上部分示出了该设备被实施到p通道中的这部分，其中p通道具有位于P阱上的浅N阱。再次，浅N阱通过STI与相邻的设备隔离。因为使用了两个分离的阱(P阱和N阱)以及相应的浅阱，所以完全互补性设备能够使单独且动态地控制n通道设备和p通道设备。在包括NAND栅极NAND23422、逆变器INV 3424和TAP 3426的图34B中，该设备的上部分和下部分具有相应的本体触头3427和3429。布局的下部分示出了该设备被实施到n通道中的这部分，其中n通道具有位于P阱上的浅P阱。布局的上部分示出了该设备被实施到p通道中的这部分，其中p通道具有位于N阱上的浅N阱。包括NAND栅极NAND2 3422、逆变器INV 3424和本体存取晶体管TAP 3446的图34C与图34B类似，除了单个本体接头3437和3439基于新型本体存取晶体管3438实施之外。这些新型本体存取晶体管提供了能够存取晶体管本体的新型构造。与传统设备设计不同，这些结构为设备可电路提供了意义重大的操作能力。
图34D示出了包括NAND栅极NAND2 3422、逆变器INV 3424和本体存取晶体管TAP 3446的电路布局3440的示例，其中该电路布局使用本体存取晶体管3450来产生被STI隔离的两个本体接头3437或3439，以提供与相应阱的连接。对图34D而言，本体存取多晶硅被用来实现与本体的连接。具有两个单独本体接头的本体存取晶体管通过STI隔离STI的左侧和右侧具有隔离的浅阱，以允许将独立的本体偏置连接到其左侧和右侧。图34E示出了分别与位置3482和3484相对应的截面图3490和3495。在截面图3490中，n通道晶体管(例如，3460)位于其两侧被STI3464和3465隔离的浅P阱3462上。浅P阱3462位于N阱3466上，并且该N阱位于P基底3468上。本体接头3439与浅P阱3462连接。设备3440的上部分包括位于浅N阱3472上的p通道晶体管(例如，3470)，其中浅N阱3472被STI 3474和STI 3475隔离。浅N阱3472位于P阱3476上，其中P阱3476位于相同的P基底3468上。本体接头3474提供了与浅N阱3472的连接。设备3440示出了具有完全互补性多晶体管的实施例的示例，其中该多个晶体管具有隔离的浅阱(3462和3472)，该浅阱具有用于动态模式控制的单独本体接头(3439和3437)。
尽管图34D示出了基于被构造为具有DDC的晶体管的动态模式切换实施方案，但是也可将动态模式切换施加到具有传统设备和新式设备的混合环境。图35示出了用于由NAND栅极NAND2 3502、INV 3504和TAP3506构成的相同电路、使用了混合传统设备和新式设备的实施方案的示例，其中该电路包括分离浅阱的STI 3524和3534。再次，使用了N阱和P阱。但是，NAND2和TAP通过使浅阱位于相同掺杂类型的阱上的传统方法来实现。NAND2 3502和TAP3506通常具有位于N阱或P阱上的共同阱。因此，用于NAND2 3502和TAP3506的浅阱不会被STI隔离。这种配置只可留下用于能被隔离的INV 3504的浅阱。取决于该设计，INV3504本体可以悬浮(即，没有设置为与相应的浅阱连接的本体接头或本体接头未被连接)或者连接到本体偏置。但是，由于使用了两个单独的阱，所以可将两个单独的本体偏压施加到P阱上的n通道设备或N阱上的p通道设备。
图35也示出了位置3510和3512处的相应截面图3550和3560的示例。截面图3550示出了位于浅P阱3522和3521上的n通道晶体管和接头3516。浅P阱3522和3521均位于P阱3526上，其中P阱3526位于P基底3528上。本体接头3532提供了与n通道晶体管本体的连接。用于下部p通道的浅N阱3532被隔离，并且向左漂浮。截面图3560示出了位于浅N阱3533和3535上的p通道晶体管和接头3514。浅P阱3533和3535均位于N阱3536上，其中N阱3536位于P基底3538上。本体接头3514提供了与p通道晶体管本体的连接。用于上部n通道的浅P阱3523被隔离，并且向左漂浮。用于浅N阱3532上的P通道设备和浅P阱上的n通道设备的本体接头也可以被添加如前所述的本体存取晶体管。
图36示出了基于传统方法的实施方案的示例，其中使用了两个单独的阱。n通道晶体管位于被STI 3623和3624隔离的浅P阱3622上。由于用于所有n通道晶体管的浅P阱3622均位于P阱3626上，所以浅P阱3632将会与STI 3624与STI 3625之间的相邻电路隔离，这是因为P阱提供了位于其它浅P阱上的n通道晶体管之间的连接。P阱3626和N阱3636均位于深N阱3628上，其中深N阱3628位于P基底3630上。也示出了本体存取触头3612和3614。
先前的示例示出了使用体效应CMOS的不同动态模式切换的实施方案。然而，也可以将新型本体触头设计应用到使用非CMOS体效应设备的半导体设备。例如，可以在部分耗尽(PD)SOI技术上来形成本体接头，如图37所示，其中图37包括NAND2 3722、INV 3724和TAP 3746。电路3700与图34D类似，其中使用本体存取晶体管来产生单独的本体接头3712和3714。图37也示出了与沿位置3716和3718的布局相对应的截面图3740和3760。电路3700的下部分与P阱3744上的n通道设备相对应，其中该P阱3744被STI 3743和3745隔离。因此，它能够在SOI上形成多个隔离的P阱，使得可将体偏压单独施加到相应的电路块。电路3700的上部分与N阱3764上的p通道设备相对应，其中该N阱3764被STI3747和3749隔离。因此，它能够在SOI上形成多个隔离的N阱，使得可将体偏压单独施加到相应的电路块。P阱3744和N阱3764均位于埋氧化物(BOX)3748上。根据本文所述的各个实施例，这种构造有利于单独偏置一组晶体管及其关联的可切换设备。
静态随机存取存储器广泛用于诸如中央处理单元(CPU)、微处理器/微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)或其它设备之类的各种数字处理器中，或与这些数字处理器相关联。该产业中广泛使用了几种设备结构。其中，6T-SRAM(6-晶体管SRAM)单元最为常见，这是因为它可通过一般的CMOS工艺来实施。因此，它可以很轻松地嵌入在任何数字处理器中。通过使用上述新型结构，改进后的SRAM可被构造为具有更好的性能和降低的电路面积。通过实施新型本体接头、本体存取晶体管和/或新型DDC结构，可使用公知的处理设备和设施来产生明显改进的SRAM。同样，这些SRAM电路实施例的一些可通过新型DDC结构式晶体管和其它类型的晶体管连同新型DDC结构式晶体管来完成。并且，本文的一些实施例也可在不具备DDC结构式晶体管的情况下来构造，但是仍然受益于改进后的SRAM性能和特征。
在一个实施例中，基本的6-T SRAM单元包括两个上拉(PU)晶体管和两个下拉(PD)晶体管，其中这些晶体管存储了一位数据，并且利用两个导通栅极(pass gate，PG)晶体管来控制位线和倒置的位线。这样的示例如图38的结构3800所示。导通晶体管切换可由字线来控制，这使得能够设计具有较低工作功耗和较低漏电流的SRAM。在图38中的6T SRAM的示例中，PU晶体管通过p通道4端子晶体管3010来实施，而其它晶体管通过n通道4端子晶体管3020来实施。图38也示出了用于6T SRAM的各种信号和电源，包括字线(WL)、位线(BL)、位线非(BLN)、VSS和VDD。图38也示出了可以设置用于n通道晶体管(浅P阱，SPW)的本体与用于p通道晶体管(N阱，NW)的本体的连接。
在电子系统中，存储器的存取可能消耗大量的功率。已经努力发展在该领域用以降低存储器存取期间和数据保留期间的功耗的实施方案和系统。在计算机系统中，SRAM通常用于编程和数据存储。在执行程序或存取数据期间，一部分存储器可能被有源地访问，而另一部分可能空置。如果以精细的粒度来对用于SRAM的运行模式进行动态地切换，这将是非常有益的。在一个实施例中，每个单元的本体在结构上可以独立，使得能够单独地控制该单元的偏置。实际上，可通过连接用于每行的源电压来控制各行。除了上述基于VSS的6T SRAM模式切换控制、本体接头和本体存取晶体管技术之外，还存在另一种产生多模式使能SRAM的方法。当用在SRAM中时，该方法可例如通过本体存取晶体管技术打破用于单元块的浅阱扩散来实施。理想的本体偏置可经由本体接头施加到SRAM单元的块，以确定期望的运行模式。
为了产生动态多模式SRAM阵列，提供了使用构件基块的实施例的示例。这些块包括各种4端子、3端子和可编程的3/4端子晶体管。这些基块可与各种本体连接机构结合在一起，以建立能够更有效地运行的改进后的SRAM电路。例如，可通过将STI上方的多晶硅转变成晶体管，同时将本体接头视作一个源极/漏极对来形成本体存取晶体管。可将本体存取单元添加到周围区域以隔离SRAM阵列的浅阱，使得将本体偏置单独施加到SRAM阵列。下面将描述6T SRAM实施方案及其相关联的本体存取晶体管的示例，以及连接SRAM单元与本体存取单元以产生动态多模式SRAM阵列的处理。
图39示出了用于图38的6T SRAM的布局示例。6T SRAM单元包括6个晶体管，其中PG表示导通栅极晶体管的位置，PD表示下拉晶体管的位置，并且PU表示上拉晶体管的位置。PD晶体管和PG晶体管是n通道晶体管，并且形成在N+植入物区域3910上，并且PU晶体管是形成在P+植入物区域3920上的p通道晶体管。n通道晶体管形成在浅P阱3940上，而p通道晶体管形成在浅N阱3950上。在该实施例的实施方案中，可选择性地使用N阱3950上的浅N阱。图38及其它附图中也示出了信号线和电源线。
图40A示出了用于SRAM单元结构3900的一个优选布局的截面图。截面图4010与直线4015相对应，其中布置了PG晶体管和PD晶体管。额外的PG和PD晶体管朝向SRAM单元的另一端布置，并且具有类似的截面图。截面图4010也示出了这些晶体管具有位于N阱4040上的浅P阱3940。该N阱位于P型基底4050上。截面图4020与直线4025相对应，其中布置了PU晶体管。该截面图示出了PU晶体管具有位于N阱4040上的浅N阱3950。用于p通道晶体管的浅N阱3950位于具有相同类型的掺杂剂的阱(N阱)上。因此，浅N阱和N阱可电连接。N阱中的浅N阱是可选的。但是，对n通道设备而言，浅P阱3940可与其下方的N阱4040隔离。图40B示出了与图39相对应的6T SRAM单元的3D视图，其中标注有阱结构和晶体管类型。
图41A示出了一个优选阱结构的俯视图的示例(N阱未示出，这是因为它延伸穿过整个单元区域)。对图39的6T SRAM布局而言，浅P阱沿y方向从一端延伸到另一端，其中x和y表示任意的方向，用以表征6TSRAM单元的相关取向。图41B示出了堆积在一起以形成2×2阵列的6TSRAM单元，其中沿y方向相邻的两个单元中的一者沿y方向发生翻转，以形成该单元的镜面图像。如图41B所示，浅P阱3940沿y方向在单元之间是连续的。因此，如果沿y方向连接大量的单元，则所有的单元将共共享同一个浅P阱。为了增加动态模式切换的粒度，需要使用一种结构来破坏浅P阱3940的连续性。接头单元就充当着隔离浅P阱和提供与浅P阱的连续性的作用。
图42示出了能够与本文所述的实施例结合使用的接头单元的布局示例。该布局被设计为与下述的SRAM单元布局相匹配。接头单元的上部分和下部分均具有隔离的浅P阱，使得它们能够单独连接到相应的体偏压(被示为VSPW0和VSPW1)。图43示出了点划线所表示的两个位置处的截面图的示例，其中该附图被旋转了。截面图4210与位置4215处的切割图相对应。左侧上的浅P阱3940可与STI右侧上的浅P阱3940隔离。这种浅阱隔离可使得向两个浅阱施加不同的体偏置。为了产生与浅P阱的接触，将p型植入物用于本体存取晶体管的源极/漏极区域。由于该p型源极/漏极区域具有与浅P阱相同的掺杂类型，所以可使该p型源极/漏极(即，本体接头)与该浅P阱连接。截面图4220与位置4225相对应。由于本体接头区域被掺杂由与浅N阱相同的掺杂类型，所以该本体接头产生与该浅N阱的连接。截面图4210和4220的阱结构分别与截面图4010和4020的阱结构类似。
图44示出了图42的接头单元的俯视图的示例。与其中浅P阱3940从一端延伸到另一端的SRAM单元不同，用于上侧接头单元的浅P阱3940在分割线4480处可与下侧接头单元的浅P阱隔离。如前所示，浅N阱3950的隔离并不值得关注，这是因为该浅N阱被电连接到其下方的N阱区域，并且该N阱延伸穿过整个单元。接头单元也提供通过SPW接头4460与浅P阱3940的连接和通过SNW接头4470到浅N阱3950的连接.图45示出了形成包含根据本文所述实施例的动态模式控制特征的2×21SRAM阵列4500的示例。SRAM阵列包含2×2个SRAM单元和位于y边界各边上的两个接头单元，以形成SPW接头和隔离。如图45所示，y方向上两个相邻的SRAM单元具有连续的SPW。Y方向上两个相邻单元以外的SPW的进一步连续性被接头单元5200中的STI终止。因此，可以将体偏置VSPWn施加到2×2SRAM阵列，而可以将体偏置VSPW(n-1)施加到顶部的相邻阵列(未完全示出)，并且可以将体偏置VSPW(n+1)施加到底部的相邻阵列(未完全示出)。图46示出了使用SPW隔离的接头单元的4×4SRAM阵列4600的示例。图45及图46示出了用来使y方向具有SPW连续性的SPW单元和用来终止SPW的连续性的本体存取单元(也被称作接头单元)。因此，可相应地形成具有期望尺寸的动态模式切换SRAM阵列。
尽管图45及图46着眼于SPW连续与隔离的示例，但是，如上所述，也需要其它信号和电源电压来形成完整的阵列。这些信号和电源电压与SRAW阵列的连接是本领域技术人员所公知的，在此将不再对细节进行陈述。在与图46相对应的完全连接的4×4SRAM阵列中，字线(WL)可连接到SRAW阵列的每行，并且位线(BL)信号可连接到SRAW阵列的每列。
本体控制信号(VSPWn)可与字线平行运行。在SRAW阵列工作期间，如果所选择词组中的任何字被选择，则可将被选择词组的体偏置切换为正向。这有助于提高读写性能。当从某个词组中进行阅读或写入时，子阵列中的所有其它词组可具有反向体偏置(零偏置)用以降低泄漏。
在使用本体接头/本体存取单元来促进模式切换的6T SRAM的使用场合下，可将浅P阱本体用于动态切换，同时可将p通道本体(N阱)用于静态偏置。词组中所选择的任何字可使所有n通道晶体管的浅P阱本体在所选择的词组中进行切换。用于p通道和n通道的偏置可设置为0，并且接着可根据所期望的模式进行正向偏置或反向偏置。
如上所述的、基于本体存取单元的动态模式切换SRAW阵列在可扩展的精细粒度控制方面颇具优势。但是，这种方法除了要求SRAW单元之外，还要求本体存取单元。还存在不需要额外本体存取单元的其它方法和系统。这些方法之一便是在每行中均使用VSS，然而在基于本体存取单元的方法中，SRAW阵列的所有单元共享共同的VSS。如果能够单独控制每行的VSS，则可将唯一的VSS施加到各行，以产生用于每行的期望本体偏置。在这种情形下，本体电压不可能是可控的。但是，可单独控制VSS，以引起不同的VBS电压(本体与源极之间的电压)，并且实现动态的模式切换。
图47示出了基于每行均有VSS的多模式切换的6T SRAW电路4700的一个示例。再者，SRAW单元包括两个上拉(PU)晶体管，两个下拉(PD)晶体管和两个导通栅极(PG)晶体管。图47中所示的示例与图38的6T SRAW单元的一个不同之处在于，图47中所使用的导通栅极(PG)晶体管是n通道3端子双栅极晶体管4710。3端子双栅极晶体管的布局及其相应的截面图如图26及图27所示。双栅极晶体管具有连接到本体的栅极，即PG晶体管的栅极(即，WL)连接到该单元的本体。PU晶体管和PD晶体管属于同一类型，如图38的示例中所示。图48示出了图47的SRAW单元的布局4800的示例，其中单元边界4860被示出。将浅P阱中的n通道设备用于PG和PD晶体管，同时将p通道设备用于PU晶体管。该SRAW单元的阱结构与图39的阱结构类似。因此，截面图被示出。SPW和SNW位于共同的N阱上，并且在整个单元中使用了该N阱。
图49A示出了结构4900，其中该结构4900示出了图48的SRAW布局的SPW和SNW。清楚地示出了用于该布局的VSS触头4910。当连接多个SRAW单元时，通常使用金属区域来连接该触头。图49B示出了使用图48的SRAW单元的2×2SRAW阵列4920，其中SPW3940并未连续形成，如图45或图46的SRAW阵列。图49B也示出了可单独连接用于各行的VSS(VSS04921和VSS14922)。图49C示出了基于每行均有VSS技术的4×4SRAW阵列4930，其中各行使用了唯一的VSS(VSS04931、VSS14932、VSS24933和VSS34934)。
在与图49C相对应的4×4SRAW阵列的整体布局中，与基于本体存取单元技术的动态模式切换4×4SRAW阵列类似，可逐行连接字线(WL)，同时可逐列连接位线(BL)。可将用于各行的字线连接到SPW(即，相应设备的本体)。在可逐行连接VSS。因此，可逐行实现单独的本体偏置。每隔16(或32)个字线便产生N阱本体接头。
图50示出了用于6T SRAW5000的基于VSS的模式切换的可替换性实施方案，其中3端子双栅极晶体管的Epi本体接触形成在PG晶体管上方，其中单元边界5060被示出。图51A示出了用于图40的SRAW布局的SPW和SNW。清楚地示出了用于该布局的VSS接触4910。图51B示出了使用图50的SRAW单元的2×2SRAW阵列5120，其中SPW 3940并未连续形成，如图45或图46的SRAW阵列。图51B也示出了在结构5100中，可单独连接用于各行的VSS(VSS04921和VSS14922)。图51C示出了基于每行均有VSS技术的4×4SRAW阵列5130，其中各行使用了唯一的VSS(VSS04931、VSS14932、VSS24933和VSS34934)。该单元和区域的特性与图48中的相同。
各单元的运行模式根据几种条件，如VSS、n通道偏置、字线(WL)状态、位线(BL)状态、VDD和p通道本体偏置来决定。VSS、n通道偏置、字线(WL)状态和位线(BL)状态可用于动态控制，而VDD和p通道本体偏置可用于静态模式控制。对SRAW阵列而言，每行使用了专门的VSS(VSS0、-VSS2和VSS3)。类似地，连接到浅P阱以动态地控制n通道偏置的WL也被组织为每行具有一个WL(WL0-WL3)。BL线和VDD线用来连接竖直方向上的单元。如图所示，BL线和VDD线均被组织为每列提供一个BL和VDD。一般的SRAW可包括读/写模式、NOP(不运行)模式和深度睡眠模式。下面将对讨论这些模式的具体细节。
在待机和数据保留模式(与深度睡眠模式相对应)下，VSS可正向偏置以使n通道设备的本体反向偏置，并且降低有效的VDS。这种构造降低了待机泄漏。例如，可将VSS设定为0.3V，并且将VDD设定为不超过0.6V，使得VDS≤0.3V。PG晶体管和PD晶体管在这种情况下将会反向偏置。p通道设备被零偏置或反向偏置以保持PU晶体管的电流1000x和PD晶体管的放电电流。在NOP模式下，PG和PD n通道具有反向偏置的偏置本体，并且PU p通道设备被零偏置或反向偏置。作为示例，将VDD设定为1.0V，并且将VSS和BL设定为0.6V，使得VDS≤0.4V，并且实现了较低的待机电流。
在读取模式下，PG和PD n通道设备能够具有正向偏置。可将动态VSS切换限定为所选择的字(或行)。对PG设备而言，VGS＝VBS≤0.6V。尽管在上面的示例中使用了浅P阱中的n通道PG晶体管和PD晶体管以及n通道PU晶体管，但是也可使用浅N阱中的p通道PG晶体管和PD晶体管以及p通道PU晶体管来实现相同的设计目标。
尽管VSS每行技术不需要用于浅阱隔离的本体存取单元，但是每个SRAW单元比基于本体存取单元技术的SRAW单元大。为了使该单元与其相邻的单元隔离以促进每行的VSS本体偏置控制，可在该单元的周围添加无源区域。因此，在本示例中，可使单元高度增加130nm。这与单元面积增加约38％相对应。所有晶体管沿相同方向取向。作为一个设计示例，晶体管的维度如下：
导通栅极(PG)：W/L＝70nm/40nm
下列(PD)：W/L＝85nm/35nm
上拉(PU)：W/L＝65nm/35nm
在45nm的流程节点中，该示例可导致的x*y＝0.72μm*0.475μm＝0.342μm2的面积。
图52示出了系统5200，其中该系统5200包括必要时通过互连装置5210所互连的多个功能性单元.。例如，在一些情况下，互连装置5210在全部功能性单元5204-1、5204-2、5204-3至5304-n之间提供了用于通信的共同路径。在其它情况下，互连装置在一组功能性单元之间提供共同通信路径的同时，在另一组功能性单元之间提供了点对点通信。因此，互连装置5210可以适合通过传统的通信技术使用可在例如包括有线、无线、广播、点对点和端对端的目标系统中使用的功能性构件来满足系统设计师目标的任何方法构造。0n的“n”意在表达可存在系统设计师认为需要的许多功能性单元，并不意味着最多只有九个功能性单元。
根据一些实施例，系统5200是具有多个独立封装的构件和/或子组件的电子系统。如今，这些系统的示例包括个人计算机、移动电话、数字音乐播放器、电子书阅读器、游戏机、便携式游戏系统、有线电视机顶盒、电视机、音响设备以及可从由本文所公开的技术提供的、增加对功耗的控制中受益的其它类似电子系统。在这样的系统中，功能性单元5201、5202、5203、5204-1至5204-n是用于上述系统的典型系统构件，并且互连装置5210通常被设置为使用了印刷电路板或背板(未示出)。例如，在个人计算机的实例中，功能性构件将包括CPU、系统存储器和诸如硬盘驱动器或固态磁盘驱动器之类的大容量存储设备，必要时，所有这些功能性构件将通过设置在主板上的系统互连装置互连。类似地，移动电话将包括一种或多种芯片和显示面板，例如，所有这些芯片和显示面板通常将通过一个或多个印刷电路板(PWB)互连，其中该印刷电路板可能包括柔性连接器。
根据其它实施例，系统5200为系统级封装，其中功能性单元的每一者均为集成电路，所有集成电路均被封装在一个多芯片封装中。在SIP系统中，互连装置5210可由芯片对芯片的互连装置如布线焊接、引脚焊接、锡球或柱形金块直接提供，例如也可以由封装基底来提供，其中该封装基底可包括例如共同的总线型互连装置、点对点互连装置、电压平面和接地平面。
根据另一实施例，系统5200是单个芯片，如系统级芯片(SOC)，并且功能性单元被实施成共同半导体基底或半导体上绝缘体基底(例如，当在SOI基底上实施体效应CMOS和SOI结构时)上的晶体管(电路块或单元)组。在这样的实施例中，互连装置5210可通过任何可用来使集成电路中的电路块互连的技术来提供。
如上所述，所述晶体管和集成电路技术允许在共同的半导体基底上通过静态的设计和/或通过动态地调节本体偏压和/工作电压来独立地指定多模式晶体管的制造和使用。即使只有一个功能性单元实施了该技术，这些相同的技术也能够提供类似的系统级好处。例如，功能性单元5202可包括逻辑(未示出)，其中该逻辑会动态地调节其DDC晶体管的(多个)工作模式以降低其功耗。这可以例如通过在功能性单元5202上所实施的数字或模拟技术来完成。此外，功能性单元5202可响应于另一功能性单元，例如功能性单元5201的外部控制信号来控制功耗。无论功耗由每个功能性单元局部控制，还是由控制器功能性单元主要控制，或者通过混合方法控制，通常还是能够对功耗进行更多的控制。
系统级功耗控制是公知的事情，特别是在计算机系统中。例如，高级配置与电源接口(ACPI)规格是通过操作系统对系统构件进行电源管理的开放性标准。上述的深度耗尽通道、晶体管和集成电路技术通过对系统中各个功能性单元中的单个电路块进行系统控制来补充并扩展了这种电源管理方法的能力。例如，由ACPI提供的最低水平控制是与诸如个人计算机之类的多构件系统的功能性单元(例如，芯片或硬盘驱动器)相对应的设备级。通过对设备内部的个别电路块的功耗提供精细个体控制，可以实现更多的设备和系统电源状态。
系统级功率管理特别有利于使用了DDC结构的SOC系统。如前所述，DDC结构考虑了纳米级晶体管中高水平的可编程性。由于相对较宽的可行性名义阈值电压VT、相对较低的σVT和相对较高的DDC结构体系数，所以能够被制造为具有相同本征VT且在相同工作电压VDD下运行的所有晶体管可被构造为在通电之后，在电路基块所构成的电路块上，通过不同的实际VT，并且可能通过不同的实际工作电压VDD下而在不同的工作模式下运行。这对有时连接到AC电源且有时使用电池电源的系统(无论SOC与否)特别有用。
这种灵活性使同一芯片设计中使用的各种目标系统和操作条件和动态配置操作原位。这可能是特别有用的系统，无论是抑制或不，这是连接到交流电源，有时在其他时间使用电池电源。
图53示出了网络5300，其中该网络5300包括必要时通过互连装置5310所互连的多个系统5301、5302和5303。例如，在一些情况下，互连装置5310在系统5304-1至5304-n之间提供了用于通信的共同路径。在其它情况下，互连装置在一组系统之间提供共同通信路径的同时，在另一组系统之间提供了点对点通信。因此，互连装置5310可以适合通过传统的通信技术使用能被连接到例如包括有线、无线、广播、点对点和端对端的目标网络的系统来满足网络设计师目标的任何方法构造。5304-n的“n”意在表达可存在网络可允许的许多系统，并不意味着最多只有九个系统。
上文所述的深度耗尽通道、晶体管、集成电路和系统技术提供了连接到网络的系统的高度精细控制的能力。网络系统中的这种高水平控制尤其可以用在企业网络中，以降低打开但未被使用的设备的能源成本。这种控制也可以用在基于收费的、例如包括蜂窝电话网络的无线网络中，不论其是否有助于控制功耗、根据收费条款来使系统能力开启或关闭、选择性地使某些功能性单元以及部分进入更高的运作执行模式(例如，“加速模式”)以提供其性能。
图54示出了使用如相对于图52所描述的系统的示意性方法，其或者单独使用或者与相对于图53所描述的网络结合使用。在步骤5410中使系统通电之后，该系统或者响应于经由网络所提供的外部信号，或者响应于由系统内的功能性单元所提供的中心模式控制信号或者在能够进行多模式运行的各个功能性单元中所单独生成的局域模式控制信号，来设定通过使用本文所述的晶体管、晶体管组和/或集成电路的类型所产生的系统构件(例如，功能性单元)的功率模式。如上所述，单个构件可以具有被构造为在不同模式下运行的不同部分；例如，构件的一部分可被构造为在传统模式下工作，而同一构件的另一部分可被构造为在小功率、低泄漏模式下工作。在步骤5430中，系统对其使用进行监控，以决定是否要改变其功率模式。监控功能可主要由一个功能性单元来执行，或者由两个功能性单元来执行，它可被分配到多个功能性单元，其中每个功能性单元可基于具体的监控条件作出与模式有关的局域决定(例如，一个功能性单元可基于自身标准来决定它应该进入睡眠模式，尽管中央监控器还未决定是否使整个系统进入深度睡眠模式；类似地，中央监控器可决定使整个系统进入深度睡眠模式，尽管一个系统已经在进行初始设定之后决定使自己进入加速模式以提高性能)。步骤5340反复进行，直至确定系统或功能性单元的状态已经发生改变，从而需要新的功率模式，在这种情况下，执行步骤5440。如图所示，如果在步骤5440处决定了需要对系统进行断电，则在步骤5450中关闭系统。否则，使一个或多个功能性单元重复步骤5420，这取决于需要什么样的状态变化。以此方式，通过使用本文所述的技术所产生的系统或芯片的用户将受益于这些优点。
尽管在附图中已经描述并示出了某些示意性实施例，但是应理解，这些实施例仅是示例性的，并不限制更广泛的发明，并且不应将本发明限制为所示出和所描述的具体构造及配置，这是因为其它各种修改例对本领域技术人员而言是显而易见的。因此，说明书及附图被认为是示例性的，而非限制性的。

Claims (14)

1.一种场效应晶体管(FET)，其包括：
栅极，所述栅极具有栅极绝缘体和导电电极；
屏蔽区域，所述屏蔽区域被掺杂为具有介于1×1018个原子/cm3与1×1020个原子/cm3之间的掺杂浓度横跨5nm的最小厚度，所述屏蔽区域在所述栅极下方及晶体管本体上方延伸；
未充分掺杂的通道区域，所述通道区域位于所述屏蔽区域与所述栅极绝缘体之间且具有小于5×1017个掺杂剂原子/cm3的掺杂浓度，所述通道区域具有5nm的最小厚度；
源极和漏极，其中所述通道区域在所述源极与所述漏极之间延伸；以及
本体接头，所述本体接头选择性地向所述晶体管本体施加偏置电压。
2.根据权利要求1所述的场效应晶体管(FET)，其中所述晶体管是可通过向所述栅极的所述导电电极或所述晶体管本体施加电压来开启或关闭的四端子设备。
3.根据权利要求1所述的场效应晶体管(FET)，其中所述晶体管是可通过向所述栅极电极施加电压来开启或关闭的三端子设备。
4.根据权利要求1所述的场效应晶体管(FET)，其中所述偏置电压被静态地设定以增大或减小阈值电压。
5.根据权利要求1所述的场效应晶体管(FET)，其中所述偏置电压被动态地控制以调节阈值电压。
6.根据权利要求1所述的场效应晶体管(FET)，其中所述屏蔽区域与所述源极和所述漏极分离。
7.根据权利要求1所述的场效应晶体管(FET)，其中所述源极和所述漏极是凸起的。
8.根据权利要求1所述的场效应晶体管(FET)，其中所述通道区域是未被掺杂的、外延生长型硅。
9.根据权利要求1所述的场效应晶体管(FET)，还包括电压阈值调整区域，所述电压阈值调整区域位于所述未充分掺杂的通道区域与所述屏蔽区域之间，其中所述电压阈值调整区域与所述屏蔽区域接触，并与所述栅极绝缘体分离。
10.一种用于形成场效应晶体管(FET)的方法，所述方法包括：
将屏蔽区域植入到晶体管本体中，所述屏蔽区域被掺杂为具有介于1×1018个原子/cm3与1×1020个原子/cm3之间的掺杂浓度横跨5nm的最小厚度，所述屏蔽区域在所述栅极下方及晶体管本体上方延伸；
在所述屏蔽区域之间外延地生长未充分掺杂的通道区域，所述通道区域具有小于5×1017个掺杂剂原子/cm3的掺杂浓度，所述未充分掺杂的通道区域具有5nm的最小厚度；
形成源极和漏极，其中所述通道区域在所述源极与所述漏极之间延伸；
形成栅极，所述栅极具有栅极绝缘体和导电电极；以及
形成本体接头，所述本体接头选择性地向所述晶体管本体施加偏置电压。
11.根据权利要求10所述的形成场效应晶体管(FET)的方法，其中所述源极和所述漏极被形成为与所述屏蔽区域分离。
12.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在外延地生长所述未充分掺杂的通道区域之后，进行浅沟槽隔离(STI)。
13.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在外延地生长所述未充分掺杂的通道区域之后，进行部分沟槽隔离(PTI)。
14.根据权利要求10所述的形成场效应晶体管(FET)的方法，还包括在所述未充分掺杂的通道区域与所述屏蔽区域之间形成电压阈值调整区域，其中所述电压阈值调整区域与所述屏蔽区域接触，并与所述栅极绝缘体分离。
CN201080061745.9A 2009-11-17 2010-11-08 电子设备和系统及其生产和使用方法 Active CN102884630B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US26212209P 2009-11-17 2009-11-17
US61/262,122 2009-11-17
US12/708,497 2010-02-18
US12/708,497 US8273617B2 (en) 2009-09-30 2010-02-18 Electronic devices and systems, and methods for making and using the same
PCT/US2010/055762 WO2011062789A1 (en) 2009-11-17 2010-11-08 Electronic devices and systems,and methods for making and using the same

Publications (2)

Publication Number Publication Date
CN102884630A true CN102884630A (zh) 2013-01-16
CN102884630B CN102884630B (zh) 2015-09-16

Family

ID=43529276

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080061745.9A Active CN102884630B (zh) 2009-11-17 2010-11-08 电子设备和系统及其生产和使用方法

Country Status (3)

Country Link
JP (2) JP2013511163A (zh)
KR (1) KR101746887B1 (zh)
CN (1) CN102884630B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014390B1 (en) 2017-10-10 2018-07-03 Globalfoundries Inc. Inner spacer formation for nanosheet field-effect transistors with tall suspensions
CN109994551A (zh) * 2019-03-26 2019-07-09 长江存储科技有限责任公司 高压mos器件
CN112951765A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113157696A (zh) * 2021-04-02 2021-07-23 武汉众宇动力系统科技有限公司 燃料电池测试数据处理方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10042967B2 (en) 2015-11-16 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Electromigration sign-off methodology

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384476A (en) * 1979-08-25 1995-01-24 Zaidan Hojin Handotai Kenkyu Shinkokai Short channel MOSFET with buried anti-punch through region
CN1162842A (zh) * 1997-04-14 1997-10-22 世界先进积体电路股份有限公司 半导体装置的静电保护电路及其结构
CN1612353A (zh) * 2003-10-31 2005-05-04 国际商业机器公司 高迁移率异质结互补场效应晶体管及其方法
US20070242497A1 (en) * 2006-04-12 2007-10-18 International Business Machines Corporation Dynamic control of back gate bias in a FinFET SRAM cell
CN101138092A (zh) * 2005-06-15 2008-03-05 沙诺夫欧洲公司 用于改进esd性能的方法和设备
US20080203522A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Structure Incorporating Latch-Up Resistant Semiconductor Device Structures on Hybrid Substrates

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2660446B2 (ja) * 1990-01-12 1997-10-08 三菱電機株式会社 微小なｍｉｓ型ｆｅｔとその製造方法
JP3184265B2 (ja) * 1991-10-17 2001-07-09 株式会社日立製作所 半導体集積回路装置およびその制御方法
JPH11500873A (ja) * 1995-12-15 1999-01-19 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ ＳｉＧｅ層を具えた半導体電界効果デバイス
JPH10135348A (ja) * 1996-11-05 1998-05-22 Fujitsu Ltd 電界効果型半導体装置
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
JP4278202B2 (ja) * 1998-03-27 2009-06-10 株式会社ルネサステクノロジ 半導体装置の設計方法、半導体装置及び記録媒体
JP2000243958A (ja) * 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
JP2000299462A (ja) * 1999-04-15 2000-10-24 Toshiba Corp 半導体装置及びその製造方法
DE19940362A1 (de) * 1999-08-25 2001-04-12 Infineon Technologies Ag MOS-Transistor und Verfahren zu dessen Herstellung
JP3950294B2 (ja) * 2000-11-16 2007-07-25 シャープ株式会社 半導体装置
JP4029260B2 (ja) * 2001-02-08 2008-01-09 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
JP2003031813A (ja) * 2001-07-19 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置
JP2003031803A (ja) * 2001-07-19 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
EP1488461A1 (en) * 2002-03-28 2004-12-22 Advanced Micro Devices, Inc. Semiconductor device having a retrograde dopant profile in a channel region and method for fabricating the same
JP2004214578A (ja) * 2003-01-09 2004-07-29 Matsushita Electric Ind Co Ltd 半導体装置
JP4540438B2 (ja) * 2004-09-27 2010-09-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4533099B2 (ja) * 2004-11-17 2010-08-25 ルネサスエレクトロニクス株式会社 半導体装置
US20070040222A1 (en) * 2005-06-15 2007-02-22 Benjamin Van Camp Method and apparatus for improved ESD performance
JP2007013025A (ja) * 2005-07-04 2007-01-18 Matsushita Electric Ind Co Ltd 電界効果型トランジスタおよびその製造方法
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384476A (en) * 1979-08-25 1995-01-24 Zaidan Hojin Handotai Kenkyu Shinkokai Short channel MOSFET with buried anti-punch through region
CN1162842A (zh) * 1997-04-14 1997-10-22 世界先进积体电路股份有限公司 半导体装置的静电保护电路及其结构
CN1612353A (zh) * 2003-10-31 2005-05-04 国际商业机器公司 高迁移率异质结互补场效应晶体管及其方法
CN101138092A (zh) * 2005-06-15 2008-03-05 沙诺夫欧洲公司 用于改进esd性能的方法和设备
US20070242497A1 (en) * 2006-04-12 2007-10-18 International Business Machines Corporation Dynamic control of back gate bias in a FinFET SRAM cell
US20080203522A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Structure Incorporating Latch-Up Resistant Semiconductor Device Structures on Hybrid Substrates

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014390B1 (en) 2017-10-10 2018-07-03 Globalfoundries Inc. Inner spacer formation for nanosheet field-effect transistors with tall suspensions
CN109994551A (zh) * 2019-03-26 2019-07-09 长江存储科技有限责任公司 高压mos器件
CN109994551B (zh) * 2019-03-26 2022-06-07 长江存储科技有限责任公司 高压mos器件
CN112951765A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112951765B (zh) * 2019-12-10 2023-11-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113157696A (zh) * 2021-04-02 2021-07-23 武汉众宇动力系统科技有限公司 燃料电池测试数据处理方法
CN113157696B (zh) * 2021-04-02 2022-03-25 武汉众宇动力系统科技有限公司 燃料电池测试数据处理方法

Also Published As

Publication number Publication date
CN102884630B (zh) 2015-09-16
JP2015195403A (ja) 2015-11-05
JP2013511163A (ja) 2013-03-28
JP6042501B2 (ja) 2016-12-14
KR101746887B1 (ko) 2017-06-27
KR20130026416A (ko) 2013-03-13

Similar Documents

Publication Publication Date Title
US11887895B2 (en) Electronic devices and systems, and methods for making and using the same
JP6170528B2 (ja) 電界効果トランジスタ及びその製造方法
JP6042501B2 (ja) 電界効果トランジスタの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: MIE FUJITSU SEMICONDUCTOR LIMITED

Free format text: FORMER OWNER: SUVOLTA INC.

Effective date: 20150807

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150807

Address after: Mie, Japan

Applicant after: Triple Fujitsu Semiconductor Co., Ltd.

Address before: American California

Applicant before: Suvolta, Inc.

C14 Grant of patent or utility model
GR01 Patent grant