CN109994551B - 高压mos器件 - Google Patents
高压mos器件 Download PDFInfo
- Publication number
- CN109994551B CN109994551B CN201910240952.3A CN201910240952A CN109994551B CN 109994551 B CN109994551 B CN 109994551B CN 201910240952 A CN201910240952 A CN 201910240952A CN 109994551 B CN109994551 B CN 109994551B
- Authority
- CN
- China
- Prior art keywords
- substrate
- active region
- layer
- region extension
- extension layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 238000002955 isolation Methods 0.000 claims abstract description 58
- 238000000605 extraction Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 24
- 238000000034 method Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种高压MOS器件，包括衬底、阱引出层、浅沟槽隔离层、第一有源区延伸层、源极、漏极及栅极，阱引出层及浅沟槽隔离层均内嵌在衬底内，第一有源区延伸层内嵌在浅沟槽隔离层内且与阱引出层间隔设置，当源极的电压为0V时，第一有源区延伸层的电压也为0V，且第一有源区延伸层在衬底底面上的投影与阱引出层在衬底底面上的投影不重合，栅极设置在浅沟槽隔离层及第一有源区延伸层背离衬底底面的一侧，且栅极与浅沟槽隔离层及第一有源区延伸层绝缘设置，源极和漏极设置在栅极的相对两侧。通过在浅沟槽隔离层内增设第一有源区延伸层，并使第一有源区延伸层的电压维持在0V，从而导致高压MOS器件的耗尽区变小，降低了阈值电压，缓解了体效应。
Description
技术领域
本发明属于半导体元器件技术领域，具体涉及高压MOS器件。
背景技术
对于集成器件而言，在电路工作时，其中各个高压MOS器件的衬底电位是时刻变化着的，如果对器件衬底的电位不加以控制的话，那么就有可能会出现场感应结以及源-衬底结正偏的现象。一旦发生这种现象时，器件和电路即告失效。所以，对于集成器件中的高压MOS器件，需要在衬底与源区之间加上一个适当高的反向电压——衬偏电压，以保证器件始终能够正常工作。
但是，由于加上了衬偏电压的缘故，就将要引起若干影响器件性能的现象和问题，这就是衬偏效应(衬偏调制效应)，又称为高压MOS器件的体效应。具体来说，当高压MOS器件加上衬偏电压时，由于体效应的作用，会使高压MOS器件的阈值电压漂移，体效应越大，阈值电压漂移越大。
目前，有人通过降低高压MOS器件中的阱离子植入数量(well implant dose)来改善体效应。但随着阱离子植入数量的减少，会增大高压MOS器件的沿厚度方向上的阱离子穿通(well punch-through)。因此，现在急需一种可以有效降低高压MOS器件体效应的方法。
发明内容
鉴于此，本发明提供了一种高压MOS器件，通过在浅沟槽隔离层内增设第一有源区延伸层，且所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影不重合，使得高压MOS器件在工作时，施加在衬底的电压不会传导至第一有源区延伸层中，并且控制第一有源区延伸层的电压为0V，最终导致高压MOS器件的耗尽区变小，从而减小了栅极上为了平衡耗尽区而增加的电压，最终降低了阈值电压，缓解了体效应。
本发明第一方面提供了一种高压MOS器件，所述高压MOS器件包括衬底、阱引出层、浅沟槽隔离层、第一有源区延伸层、源极、漏极及栅极，所述阱引出层及所述浅沟槽隔离层均内嵌在所述衬底内，所述第一有源区延伸层内嵌在所述浅沟槽隔离层内且与所述阱引出层间隔设置，当所述源极的电压为0V时，所述第一有源区延伸层的电压也为0V，且所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影不重合，所述栅极设置在所述浅沟槽隔离层及所述第一有源区延伸层背离所述衬底底面的一侧，且所述栅极与所述浅沟槽隔离层及所述第一有源区延伸层绝缘设置，所述源极和所述漏极设置在所述栅极的相对两侧。
其中，所述栅极在所述衬底底面上的投影相较于所述源极与所述漏极在所述衬底底面上的投影邻近所述第一有源区延伸层在所述衬底底面上的投影。
其中，所述栅极在所述衬底上的投影包括相对设置的第一侧及第二侧，所述源极及所述漏极在所述衬底底面上的投影分别位于所述第一侧及所述第二侧，所述第一有源区延伸层在所述衬底底面上的投影位于所述栅极在所述衬底底面上的投影的其他侧。
其中，所述第一有源区延伸层在所述衬底底面上的投影与所述栅极在所述衬底底面上的投影邻接或者间隔设置。
其中，所述第一有源区延伸层在所述衬底底面上的投影与所述栅极在所述衬底底面上的投影的间距为0-1μm。
其中，所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影的间距为0.13-5μm。
其中，所述高压MOS器件还包括第二有源区延伸层，所述第二有源区延伸层及所述第一有源区延伸层在所述衬底底面上的投影位于所述栅极在所述衬底底面上的投影的相对两侧。
其中，所述第一有源区延伸层的材质与所述衬底的材质相同。
其中，所述栅极与所述第一有源区延伸层之间还设置有栅极绝缘层。
其中，所述高压MOS器件还包括绝缘挡墙，所述绝缘挡墙设置在所述栅极绝缘层上且环绕所述栅极的侧面设置。
本发明第一方面提供的高压MOS器件，通过在浅沟槽隔离层内增设第一有源区延伸层，并控制源极的电压为0V，以使得所述第一有源区延伸层的电压也为0V。且所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影不重合，即第一有源区延伸层在所述衬底底面上的投影与阱引出层在所述衬底底面上的投影不连接，具有一定的间距。使得高压MOS器件在工作时，当在衬底的阱引出层上施加电压(一般为负压)时，由于所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影不重合，从而施加在衬底的电压不会传导至第一有源区延伸层中，并且第一有源区延伸层的电压维持在0V，最终导致高压MOS器件的耗尽区变小，从而减小了栅极上为了平衡耗尽区而增加的电压，而栅极上电压的减小即最终降低了阈值电压。所以，本发明提供的高压MOS器件改善了高压MOS器件的体效应，降低了阈值电压。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对本发明实施例中所需要使用的附图进行说明。
图1为本发明实施例中高压MOS器件的俯视图。
图2为图1中高压MOS器件的虚线部分的结构示意图。
图3为图1中高压MOS器件的A-A向的剖视图。
图4为图1中高压MOS器件的B-B向的剖视图。
图5为相关技术中高压MOS器件的剖视图。
图6为本发明另一实施例中高压MOS器件的俯视图。
图7为图6中高压MOS器件的虚线部分的结构示意图。
附图标记：
衬底-1，阱引出层-11，源极-2，栅极-3，漏极-4，浅沟槽隔离层-51，第一有源区延伸层-52，第二有源区延伸层-53，栅极绝缘层-6，绝缘挡墙-7，耗尽区-8，有源区-9。
具体实施方式
以下是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
体效应的存在使得在高压MOS器件的衬底上施加电压时会使阈值电压漂移。一般通过降低高压MOS器件中的阱离子植入数量来改善体效应。但随着阱离子植入数量的减少，会增大高压MOS器件的沿厚度方向上的阱离子穿通。
针对上述问题，本发明提供了一种改进的高压MOS器件，其不需要降低高压MOS器件中的阱离子植入数量，而是通过在浅沟槽隔离层内增设第一有源区延伸层，来达到缓解体效应，减少阈值电压的目的。以下结合附图具体描述本发明的技术方案。
请参考图1-图2，图1为本发明实施例中高压MOS器件的俯视图，图2为图1中画虚线的高压MOS器件的部分结构示意图。
如图所示，本发明第实施例提供的一种高压MOS器件，所述高压MOS器件包括衬底1、阱引出层11、浅沟槽隔离层51、第一有源区延伸层52、源极2、漏极4及栅极3，所述阱引出层11及所述浅沟槽隔离层51均内嵌在所述衬底1内，所述第一有源区延伸层52内嵌在所述浅沟槽隔离层51内且与所述阱引出层11间隔设置，当所述源极2的电压为0V时，所述第一有源区延伸层52的电压也为0V，且所述第一有源区延伸层52在所述衬底1底面上的投影与所述阱引出层11在所述衬底1底面上的投影不重合，所述栅极3设置在所述浅沟槽隔离层51及所述第一有源区延伸层52背离所述衬底1底面的一侧，且所述栅极3与所述浅沟槽隔离层51及所述第一有源区延伸层52绝缘设置，所述源极2和所述漏极4设置在所述栅极3的相对两侧。
传统高压MOS器件的浅沟槽隔离层51内没有其他结构，只有浅沟槽隔离层51。而本发明实施例通过在浅沟槽隔离层51内增设第一有源区延伸层52，并控制所述源极2的电压为0V，以使得所述第一有源区延伸层52的电压维持在0V，且所述第一有源区延伸层52在所述衬底1底面上的投影与所述阱引出层11在所述衬底1底面上的投影不重合，即第一有源区延伸层52在所述衬底1底面上的投影与阱引出层11在所述衬底1底面上的投影不连接，具有一定的间距。至于第一有源区延伸层52在所述在浅沟槽隔离层51内的位置，本发明先不做限定，后面再做具体描述。因此高压MOS器件在工作时，当在衬底1的阱引出层11上施加电压(一般为负压)时，第一有源区延伸层52相当于起到阻隔电压的作用，由于所述第一有源区延伸层52在所述衬底1底面上的投影与所述阱引出层11在所述衬底1底面上的投影不重合，从而施加在衬底1的电压不会传导至第一有源区延伸层52中，再通过控制源极2的电压为0V，以使得第一有源区延伸层52的电压维持在0V，进而减小耗尽区8的面积。综上所述，第一有源区延伸层52的设置使得高压MOS器件的耗尽区8变小，从而减小了栅极3上为了平衡耗尽区8而增加的电压，而栅极3上电压的减小即最终降低了阈值电压，缓解了体效应。所以，本发明提供的高压MOS器件改善了高压MOS器件的体效应，降低了阈值电压。
本发明一实施方式中，第一有源区延伸层52的作用是使电压维持在0V，它是通过控制源极2的电压为0V来实现的。即当源极2的电压为0V时，第一有源区延伸层52的电压也为0V。而实现上述技术特征的方式有多种，可以根据具体应用场景和实际需要来选择。优选地，所述第一有源区延伸层52与源极2电连接。当高压MOS器件在工作时，当在源极2施加0V电压时，源极2的电压保持在0V。并且由于电连接的作用，因此第一有源区延伸层52的电压也恒定维持在0V。
请参考图3-图4。图3为图1中高压MOS器件的A-A向的剖视图。图4为图1中高压MOS器件的B-B向的剖视图。
如图所示，本发明一实施方式中，所述栅极3与所述第一有源区延伸层52之间还设置有栅极绝缘层6。栅极绝缘层6的作用是保护栅极3，防止栅极3被击穿。同时栅极绝缘层6也防止第一有源区延伸层52与栅极3相接触。优选地，栅极绝缘层6的材质为氧化物。更优选地，栅极绝缘层6的材质为氧化硅。
本发明一实施方式中，浅沟槽隔离层51的材质为绝缘材料。浅沟槽隔离层51的材质包括氧化硅、氮化硅或氮氧化硅。优选地，浅沟槽隔离层51的材质与栅极绝缘层6的材质相同，例如浅沟槽隔离层51的材质与栅极绝缘层6的材质均为氧化硅。
本发明一实施方式中，所述高压MOS器件还包括绝缘挡墙7，所述绝缘挡墙7设置在所述栅极绝缘层6上且环绕所述栅极3的侧面设置。所述绝缘挡墙7设置在所述栅极3的至少一个侧面，优选地，所述绝缘挡墙7设置在所述栅极3的全部侧面。所述绝缘挡墙7的作用是为了防止栅极3和源极2、漏极4或第一有源区延伸层52相接触。优选地，绝缘挡墙7的材质与栅极绝缘层6的材质相同，例如氧化硅。更优选地，绝缘挡墙7的材质与栅极绝缘层6、浅沟槽隔离层51的材质相同，例如氧化硅。
请参考图4-图5，图4为图1中高压MOS器件的B-B向的剖视图，图5为相关技术中高压MOS器件的剖视图。
如图所示，图4和图5中的虚线与衬底1的左侧壁和顶面围设成的面积即为耗尽区8的大小。从图中可以很明显地看出，本发明实施例提供的高压MOS器件由于第一有源区延伸层52设置，导致耗尽区8的面积(图4)明显小于相关技术中耗尽区8面积(图5)的大小，因此，栅极3上为了平衡耗尽区8而增加的电压也相应减少了，进而最终改善了高压MOS器件的体效应，降低了阈值电压。
本发明一实施方式中，第一有源区延伸层52可与衬底1相连接。当第一有源区延伸层52与衬底1相连接时，可包括两种方案：第一种方案，第一有源区延伸层52可以看做是衬底1的一部分，即第一有源区延伸层52为从衬底1向栅极3放上延伸出来的一个层结构，并内嵌于浅沟槽隔离层51。第二种方案第一有源区延伸层52也可以看做是新的一个层结构内嵌于浅沟槽隔离层51。因此，下面还提供了上述两种方案的大致制备方法。
根据本发明的实施方式，还提供了一种高压MOS器件的制备方法。该方法可以用以制备上述两种方案的高压MOS器件。当然，该高压MOS器件也可以使用其他合适的方式来制备，本发明对此没有限制。本发明实施例提供的高压MOS器件以及高压MOS器件的制备方法，可以配合使用，也可以单独使用，这不影响本发明的本质。
该方法可以如下实现：包括在制备隔离区时，采用掩膜板将栅极3一侧的部分衬底1保留，使保留下来的部分衬底1在衬底1底面上的投影与阱引出层11在衬底1底面上的投影间隔设置。再将其他区域刻蚀掉，形成隔离区，然后在所述隔离区内沉积绝缘材料形成浅沟槽隔离层51，而保留下来的部分衬底1则为第一有源区延伸层52。
根据本发明的实施方式，还提供了另一种高压MOS器件的制备方法。改制备方法可用来制备上述第二种方案的高压MOS器件。该方法可以如下实现：包括在制备隔离区时，将隔离区所在的衬底1全部刻蚀掉，但在沉积浅沟槽隔离层51之前，先在栅极3一侧的部分隔离区的衬底1上沉积第一有源区延伸层52，并且使该第一有源区延伸层52在衬底1底面上的投影与阱引出层11在衬底1底面上的投影间隔设置，然后在其他的隔离区沉积浅沟槽隔离层51。
本发明一实施方式中，所述阱引出层11及所述浅沟槽隔离层51位于不同层，且所述阱引出层11在所述衬底1底面上的投影环绕所述浅沟槽隔离层51在所述衬底1上的投影。在本发明实施例中，阱引出层11靠近衬底1底面，而浅沟槽隔离层51是背离衬底1底面、在衬底1表面上。并且所述阱引出层11在所述衬底1底面上的投影环绕所述浅沟槽隔离层51在所述衬底1底面上的投影，即浅沟槽隔离层51、第一有源区延伸层52、及栅极3在所述衬底1底面上的投影位于阱引出层11在所述衬底1底面上的投影内。
本发明一实施方式中，源极2和漏极4设于有源区9(如图1和图6所示)内，所述栅极3在所述衬底1底面上的投影相较于所述源极2与所述漏极4在所述衬底1底面上的投影邻近所述第一有源区延伸层52在所述衬底1底面上的投影。本发明实施例中，第一有源区延伸层52在所述衬底1底面上的投影是更靠近栅极3在所述衬底1底面上的投影的，这样使第一有源区延伸层52更靠近栅极3可以进一步减少栅极3上为了平衡耗尽区8而增加的电压，即可进一步减少阈值电压，缓解体效应。优选地，第一有源区延伸层52可与源极2、漏极4位于同一侧，也可与源极2、漏极4位于不同侧。
本发明一实施方式中，所述栅极3在所述衬底1上的投影包括相对设置的第一侧及第二侧，所述源极2及所述漏极4在所述衬底1底面上的投影分别位于所述第一侧及所述第二侧，所述第一有源区延伸层52在所述衬底1底面上的投影位于所述栅极3在所述衬底1底面上的投影的其他侧。在这一实施方式中，第一有源区延伸层52与源极2、漏极4位于不同侧，这样可避免第一有源区延伸层52与源极2、漏极4接触到。例如栅极3为四边形，源极2和漏极4设于栅极3的相对两侧，即第一侧和第二侧。因此第一有源区延伸层52就可设于栅极3的另外两侧，即第三侧或第四侧。
请参考图1-图2，图6-图7。图1为本发明实施例中高压MOS器件的俯视图。图2为图1中高压MOS器件的虚线部分的结构示意图。图6为本发明另一实施例中高压MOS器件的俯视图。图7为图6中高压MOS器件的虚线部分的结构示意图。
如图所示，本发明一实施方式中，所述第一有源区延伸层52在所述衬底1底面上的投影与所述栅极3在所述衬底1底面上的投影邻接或者间隔设置。本发明第一有源区延伸层52在所述衬底1底面上的投影可与栅极3在所述衬底1底面上的投影相连接，也可与栅极3在所述衬底1底面上的投影不连接，从而形成间距。当第一有源区延伸层52在所述衬底1底面上的投影可与栅极3在所述衬底1底面上的投影相连接时，可以进一步减少耗尽区8的大小，从而减少栅极3上增加的电压，缓解体效应。当第一有源区延伸层52在所述衬底1底面上的投影可与栅极3在所述衬底1底面上的投影有间距时，可使高压MOS器件的设计更加合理。
本发明一实施方式中，所述第一有源区延伸层52在所述衬底1底面上的投影与所述栅极3在所述衬底1底面上的投影的间距为0-1μm。优选地，所述第一有源区延伸层52在所述衬底1底面上的投影与所述栅极3在所述衬底1底面上的投影的间距为0.13-0.8μm。更优选地，所述第一有源区延伸层52在所述衬底1底面上的投影与所述栅极3在所述衬底1底面上的投影的间距为0.4-0.6μm。
本发明一实施方式中，所述第一有源区延伸层52在所述衬底1底面上的投影与所述阱引出层11在所述衬底1底面上的投影的间距为0.13-5μm。从图1的俯视图中可以看到，第一有源区延伸层52不仅在栅极3的延伸方向上与阱引出层11是间隔设置的，在其他两个方向上与阱引出层11也是间隔设置的，因此在三个方向上第一有源区延伸层52与阱引出层11都是不接触，不连接的。而所述第一有源区延伸层52与所述阱引出层11的间距也可以有效地控制所述第一有源区延伸层52的体积占所述浅沟槽隔离层51体积的比。优选地，所述第一有源区延伸层52与所述阱引出层11的间距为0.3-4μm。更优选地，所述第一有源区延伸层52与所述阱引出层11的间距为0.6-2μm。
请参考图6，本发明一实施方式中，图6为本发明另一实施例中高压MOS器件的俯视图。所述高压MOS器件还包括第二有源区延伸层53，所述第二有源区延伸层53及所述第一有源区延伸层52在所述衬底1底面上的投影位于所述栅极3在所述衬底1底面上的投影的相对两侧。本发明实施例还可设有第二有源区延伸层53，而第二有源区延伸层53也具有第一有源区延伸层52的特点，并且第二有源区延伸层53与第一有源区延伸层52在所述衬底1底面上的投影位于所述栅极3在所述衬底1底面上的投影的相对两侧，可进一步减少耗尽区8的大小，从而降低栅极3上的电压，最终降低阈值电压。
本发明一实施方式中，所述第一有源区延伸层52与所述浅沟槽隔离层51的体积比为(0.1-10)：1。第一有源区延伸层52的体积大小也与耗尽区8的大小有关，第一有源区延伸层52的体积越大，第一有源区延伸层52站所述浅沟槽隔离层51的体积比就越大，因此耗尽区8的面积就越小，但第一有源区延伸层52的体积不能过大。如果第一有源区延伸层52的体积过大，就会使得浅沟槽隔离层51的体积过小，从而使浅沟槽隔离层51的作用减弱甚至降低。优选地，所述第一有源区延伸层52与所述浅沟槽隔离层51的体积比为(0.5-8)：1。更优选地，所述第一有源区延伸层52与所述浅沟槽隔离层51的体积比为(2-5)：1。
本发明一实施方式中，所述第一有源区延伸层52的材质与所述衬底1的材质相同。当所述第一有源区延伸层52的材质与所述衬底1的材质相同时，当在源极2上施加0V电压时，所述第一有源区延伸层52上的电压更易保持为0V。并且优选地本发明的第一有源区延伸层52是由上述提及的一种制备高压MOS器件的制备方法制备而成，即在刻蚀衬底1制备隔离区时，将第一有源区延伸层52用掩膜板遮挡，使其保留。因此，第一有源区延伸层52的材质必然与所述衬底1的材质相同。优选地，所述第一有源区延伸层52的材质包括硅。
本发明一实施方式中，当所述高压MOS器件衬底1上阱引出层11的电压为-20V时，所述高压MOS器件的阈值电压为3.17-3.45V。在传统的高压MOS器件上施加-20V的衬底1电压时，高压MOS器件的阈值电压3.93V。因此，本发明提供的高压MOS器件可有效降低阈值电压，缓解体效应。具体的效果实施例在后面具体阐述。
本发明还提供了高压MOS器件的效果实施例，将本发明实施例提供的高压MOS器件C和传统的没有第一有源区延伸层52的高压MOS器件D进行进行阈值电压测试。在衬底1的阱引出层11上施加衬底1电压，然后检测阈值电压，检测结果如表1所示。
表1本发明实施例和传统的高压MOS器件的阈值电压比较表
从表1可知，本发明的高压MOS器件由于第一有源区延伸层52的存在，极大地降低了阈值电压。当衬底1电压为-16V时，阈值电压降低了0.66V，降低的百分比最大，降低了17.2％。而当衬底1电压为本领域中高压MOS器件常用的-20V时，阈值电压也降低了0.48V，降低了12.2％。因此，从上述分析可知，本发明实施例提供的高压MOS器件可缓解体效应，降低阈值电压，并且阈值电压降低的效果十分明显，有效地提高了MOS管的性能。
以上对本发明实施方式所提供的内容进行了详细介绍，本文对本发明的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (10)
1.一种高压MOS器件，其特征在于，所述高压MOS器件包括衬底、阱引出层、浅沟槽隔离层、第一有源区延伸层、源极、漏极及栅极，所述阱引出层及所述浅沟槽隔离层均内嵌在所述衬底内，所述第一有源区延伸层内嵌在所述浅沟槽隔离层内且与所述阱引出层间隔设置，当所述源极的电压为0V时，所述第一有源区延伸层的电压也为0V，且所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影不重合，所述栅极设置在所述浅沟槽隔离层及所述第一有源区延伸层背离所述衬底底面的一侧，且所述栅极与所述浅沟槽隔离层及所述第一有源区延伸层绝缘设置，所述源极和所述漏极设置在所述栅极的相对两侧，所述源极、所述漏极与所述第一有源区延伸层间隔设置。
2.如权利要求1所述的高压MOS器件，其特征在于，所述栅极在所述衬底底面上的投影相较于所述源极与所述漏极在所述衬底底面上的投影邻近所述第一有源区延伸层在所述衬底底面上的投影。
3.如权利要求2所述的高压MOS器件，其特征在于，所述栅极在所述衬底上的投影包括相对设置的第一侧及第二侧，所述源极及所述漏极在所述衬底底面上的投影分别位于所述第一侧及所述第二侧，所述第一有源区延伸层在所述衬底底面上的投影位于所述栅极在所述衬底底面上的投影的其他侧。
4.如权利要求3所述的高压MOS器件，其特征在于，所述第一有源区延伸层在所述衬底底面上的投影与所述栅极在所述衬底底面上的投影邻接或者间隔设置。
5.如权利要求4所述的高压MOS器件，其特征在于，所述第一有源区延伸层在所述衬底底面上的投影与所述栅极在所述衬底底面上的投影的间距为0-1μm。
6.如权利要求1所述的高压MOS器件，其特征在于，所述第一有源区延伸层在所述衬底底面上的投影与所述阱引出层在所述衬底底面上的投影的间距为0.13-20μm。
7.如权利要求1-6任一项所述的高压MOS器件，其特征在于，所述高压MOS器件还包括第二有源区延伸层，所述第二有源区延伸层及所述第一有源区延伸层在所述衬底底面上的投影位于所述栅极在所述衬底底面上的投影的相对两侧。
8.如权利要求1所述的高压MOS器件，其特征在于，所述第一有源区延伸层的材质与所述衬底的材质相同。
9.如权利要求1所述的高压MOS器件，其特征在于，所述栅极与所述第一有源区延伸层之间还设置有栅极绝缘层。
10.如权利要求9所述的高压MOS器件，其特征在于，所述高压MOS器件还包括绝缘挡墙，所述绝缘挡墙设置在所述栅极绝缘层上且环绕所述栅极的侧面设置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910240952.3A CN109994551B (zh) | 2019-03-26 | 2019-03-26 | 高压mos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910240952.3A CN109994551B (zh) | 2019-03-26 | 2019-03-26 | 高压mos器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109994551A CN109994551A (zh) | 2019-07-09 |
| CN109994551B true CN109994551B (zh) | 2022-06-07 |
Family
ID=67131044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910240952.3A Active CN109994551B (zh) | 2019-03-26 | 2019-03-26 | 高压mos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109994551B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112417796B (zh) * | 2020-11-19 | 2023-03-21 | 海光信息技术股份有限公司 | 兼容ip电路性能仿真的电压降分析方法、装置及电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885054B1 (en) * | 2004-02-04 | 2005-04-26 | Texas Instruments Incorporated | Threshold voltage stabilizer, method of manufacturing and integrated circuit employing the same |
| CN102884630A (zh) * | 2009-11-17 | 2013-01-16 | 苏沃塔公司 | 电子设备和系统及其生产和使用方法 |
| CN105990452A (zh) * | 2015-03-19 | 2016-10-05 | 意法半导体(鲁塞)公司 | 具有可调整击穿电压的齐纳二极管 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9768054B2 (en) * | 2014-11-27 | 2017-09-19 | Globalfoundries Singapore Pte. Ltd. | High voltage device with low Rdson |
-
2019
- 2019-03-26 CN CN201910240952.3A patent/CN109994551B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885054B1 (en) * | 2004-02-04 | 2005-04-26 | Texas Instruments Incorporated | Threshold voltage stabilizer, method of manufacturing and integrated circuit employing the same |
| CN102884630A (zh) * | 2009-11-17 | 2013-01-16 | 苏沃塔公司 | 电子设备和系统及其生产和使用方法 |
| CN105990452A (zh) * | 2015-03-19 | 2016-10-05 | 意法半导体(鲁塞)公司 | 具有可调整击穿电压的齐纳二极管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109994551A (zh) | 2019-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6989566B2 (en) | High-voltage semiconductor device including a floating block | |
| US4247860A (en) | MIS Field effect transistor for high source-drain voltages | |
| US7408234B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20090166736A1 (en) | Lateral double difused metal oxide semiconductor transistor and method for manufacturing the same | |
| CN111029408A (zh) | 一种集成esd的vdmos器件及制备方法 | |
| KR100684428B1 (ko) | 낮은 온저항을 갖는 고전압 트랜지스터 및 이의 제조 방법 | |
| CN109994551B (zh) | 高压mos器件 | |
| CN114497201A (zh) | 集成体继流二极管的场效应晶体管、其制备方法及功率器件 | |
| JP3654872B2 (ja) | 高耐圧半導体装置 | |
| US10615079B2 (en) | Semiconductor device and method for manufacturing the same | |
| US11239358B2 (en) | Semiconductor structure with isolation structures in doped region and fabrication method thereof | |
| US9812564B1 (en) | Split-gate MOSFET | |
| JP2000260990A (ja) | 高電圧素子及びその製造方法 | |
| KR20210009005A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN115547838A (zh) | 金属氧化物半导体器件的制备方法及器件 | |
| CN211017088U (zh) | 一种集成esd的vdmos器件 | |
| KR20070073235A (ko) | 고전압 소자 및 그의 제조방법 | |
| KR100954422B1 (ko) | 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조 | |
| US20200111906A1 (en) | High voltage device and manufacturing method thereof | |
| CN117276349B (zh) | 抗辐射动态阈值调制半导体器件、工艺、电路及芯片 | |
| CN117317023B (zh) | 抗辐射半导体器件、工艺、电路、芯片及电子设备 | |
| TWI792495B (zh) | 功率元件及其製造方法 | |
| CN111370486A (zh) | 沟槽型mos场效应晶体管及方法、电子设备 | |
| US20240105844A1 (en) | Native nmos device and manufacturing method thereof | |
| TWI812318B (zh) | 電晶體結構 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |