TWI812318B - 電晶體結構 - Google Patents
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Abstract
一種電晶體結構，包括基底結構、屏蔽電極、閘極、第一介電層、氮化矽層、第二介電層與第三介電層。在基底結構中具有溝渠。屏蔽電極設置在溝渠中。閘極設置在溝渠中且設置在屏蔽電極上。第一介電層設置在屏蔽電極與閘極之間。氮化矽層設置在第一介電層與屏蔽電極之間。第二介電層設置在屏蔽電極與基底結構之間。第三介電層設置在閘極與基底結構之間。
Description
本發明實施例是有關於一種半導體結構，且特別是有關於一種電晶體結構。
目前發展出一種屏蔽閘極溝渠式電晶體(shielded gate trench transistor)，其可降低閘極與汲極之間的寄生電容及改善電晶體元件的崩潰電壓。一般而言，屏蔽閘極溝渠式電晶體包含閘極與位在閘極下方的屏蔽電極(shield electrode)。閘極與屏蔽電極可藉由介電層來彼此絕緣。然而，由於位在閘極與屏蔽電極之間的上述介電層是與閘介電層同時形成，因此上述介電層的厚度會受限於閘介電層的厚度而容易導致閘極漏電流。
本發明提供一種電晶體結構，其可降低閘極漏電流。
本發明提出一種電晶體結構，包括基底結構、屏蔽電極、閘極、第一介電層、氮化矽層、第二介電層與第三介電層。在基底結構中具有溝渠。屏蔽電極設置在溝渠中。閘極設置在溝渠中且設置在屏蔽電極上。第一介電層設置在屏蔽電極與閘極之間。氮化矽層設置在第一介電層與屏蔽電極之間。第二介電層設置在屏蔽電極與基底結構之間。第三介電層設置在閘極與基底結構之間。
依照本發明的一實施例所述，在上述電晶體結構中，氮化矽層的介電常數可高於第一介電層的介電常數。
依照本發明的一實施例所述，在上述電晶體結構中，氮化矽層的厚度可小於第一介電層的厚度。
依照本發明的一實施例所述，在上述電晶體結構中，第一介電層的材料例如是氧化矽。
依照本發明的一實施例所述，在上述電晶體結構中，第一介電層的頂面可為平坦面。
依照本發明的一實施例所述，在上述電晶體結構中，閘極的底面可接觸第一介電層的頂面。閘極的底面可為平坦面。
依照本發明的一實施例所述，在上述電晶體結構中，氮化矽層更可設置在第一介電層與基底結構之間。
依照本發明的一實施例所述，在上述電晶體結構中，更可包括墊層。墊層設置在氮化矽層與基底結構之間以及氮化矽層與屏蔽電極之間。
依照本發明的一實施例所述，在上述電晶體結構中，更可包括第一摻雜區、第二摻雜區與基體區(body region)。第一摻雜區設置在閘極旁邊的基底結構中。第二摻雜區設置在第一摻雜區下方的基底結構中。基體區設置在第一摻雜區與第二摻雜區之間的基底結構中。
依照本發明的一實施例所述，在上述電晶體結構中，基底結構可包括基底與半導體層。半導體層設置在基底上。溝渠可位在半導體層中。
基於上述，在本發明所提出的電晶體結構中，由於第一介電層與氮化矽層設置在閘極與屏蔽電極之間，且可獨立調整第一介電層的厚度與氮化矽層的厚度，因此可提升崩潰電壓、降低閘極漏電流以及降低閘極與屏蔽電極之間的寄生電容。此外，氮化矽層可在閘極與屏蔽電極之間提供較佳的絕緣性。另外，由於第三介電層設置在閘極與基底結構之間，且可獨立調整第三介電層的厚度，因此可降低導通電阻(Ron)，進而提升電晶體元件的效能並降低電晶體元件的功耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1為根據本發明一實施例的電晶體結構的剖面圖。
請參照圖1，電晶體結構10包括基底結構100、屏蔽電極102、閘極104、介電層106、氮化矽層108、介電層110與介電層112。在一些實施例中，電晶體結構10可為屏蔽閘極溝渠式電晶體。
在一些實施例中，基底結構100可包括基底100a與半導體層100b。在基底結構100中具有溝渠T。基底100a可具有第一導電型(如，N型)。以下，第一導電型與第二導電型可分別為N型導電型與P型導電型中的一者與另一者。在本實施例中，第一導電型是以N型導電型為例，且第二導電型是以P型導電型為例，但本發明並不以此為限。在另一些實施例中，第一導電型可為P型導電型，且第二導電型可為N型導電型。半導體層100b設置在基底100a上。在一些實施例中，溝渠T可位在半導體層100b中。在一些實施例中，半導體層100b可為磊晶層。
屏蔽電極102設置在溝渠T中。屏蔽電極102的材料例如是摻雜多晶矽。閘極104設置在溝渠T中且設置在屏蔽電極102上。閘極104的材料例如是摻雜多晶矽。
介電層106設置在屏蔽電極102與閘極104之間。在一些實施例中，介電層106可為單層結構或多層結構。介電層106的材料例如是氧化矽。在一些實施例中，介電層106的形成方法例如是先在溝渠T中沉積介電材料層(未示出)，再對介電材料層進行回蝕刻製程。介電材料層的形成方法例如是化學氣相沉積法，如高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)法。在一些實施例中，在藉由高密度電漿化學氣相沉積法來形成介電材料層的情況下，介電層106的材料可為高密度電漿氧化物(HDP oxide)，如高密度電漿氧化矽。
在一些實施例中，介電層106的頂面S1可為平坦面。此外，閘極104的底面S2可接觸介電層106的頂面S1。在一些實施例中，閘極104的底面S2可為平坦面。在閘極104的底面S2為平坦面的情況下，閘極104的底部可不具有尖角，因此可防止崩潰電壓降低。
氮化矽層108設置在介電層106與屏蔽電極102之間。在一些實施例中，氮化矽層108更可設置在介電層106與基底結構100之間。在一些實施例中，氮化矽層108的介電常數可高於介電層106的介電常數。在一些實施例中，氮化矽層108的厚度T2可小於介電層106的厚度T1。
介電層110設置在屏蔽電極102與基底結構100之間。介電層110的材料例如是氧化矽。介電層112設置在閘極104與基底結構100之間。介電層112的材料例如是氧化矽。
電晶體結構10更可包括墊層114、摻雜區116、摻雜區118、基體區120、介電層122、接觸窗124、接觸窗126中的至少一者。墊層114設置在氮化矽層108與基底結構100之間以及氮化矽層108與屏蔽電極102之間。在一些實施例中，墊層114更可設置在氮化矽層108與介電層110之間。墊層114的材料例如是氧化矽。
摻雜區116設置在閘極104旁邊的基底結構100中。在一些實施例中，摻雜區116可設置在閘極104旁邊的半導體層100b中。在一些實施例中，摻雜區116可用以作為源極區。在一些實施例中，屏蔽電極102可藉由內連線結構(未示出)電性連接至摻雜區116。摻雜區116可具有第一導電型(如，N型)。
摻雜區118設置在摻雜區116下方的基底結構100中。摻雜區118更可設置在屏蔽電極102與介電層110下方的基底結構100中。在一些實施例中，摻雜區118可設置在摻雜區116、屏蔽電極102與介電層110下方的半導體層100b中。在一些實施例中，摻雜區118可用以作為汲極區。摻雜區118可具有第一導電型(如，N型)。
基體區120設置在摻雜區116與摻雜區118之間的基底結構100中。在一些實施例中，基體區120可設置在摻雜區116與摻雜區118之間的半導體層100b中。基體區120可具有第二導電型(如，P型)。
介電層122設置在基底結構100上。在一些實施例中，介電層122可設置在半導體層100b上。介電層122的材料例如是氧化矽。
接觸窗124設置在介電層122中且連接至摻雜區116。在一些實施例中，接觸窗124更可連接至基體區120。在一些實施例中，接觸窗124可穿過摻雜區116而延伸至基體區120中。接觸窗124的材料例如是鎢。
接觸窗126設置在介電層122中且連接至閘極104。在一些實施例中，接觸窗126更可延伸至閘極104中。接觸窗126的材料例如是鎢。
基於上述實施例可知，在電晶體結構10中，由於介電層106與氮化矽層108設置在閘極104與屏蔽電極102之間，且可獨立調整介電層106的厚度與氮化矽層108的厚度，因此可提升崩潰電壓、降低閘極漏電流以及降低閘極104與屏蔽電極102之間的寄生電容。此外，氮化矽層108可在閘極104與屏蔽電極102之間提供較佳的絕緣性。另外，由於介電層112設置在閘極104與基底結構100之間，且可獨立調整介電層112的厚度，因此可降低導通電阻，進而提升電晶體元件的效能並降低電晶體元件的功耗。
綜上所述，在上述實施例的電晶體結構中，由於可獨立調整位在閘極與屏蔽電極之間的介電層的厚度與氮化矽層的厚度，因此可提升崩潰電壓、降低閘極漏電流以及降低閘極與屏蔽電極之間的寄生電容。此外，由於可獨立調整位在閘極與基底結構之間的介電層的厚度，因此可降低導通電阻，進而提升電晶體元件的效能並降低電晶體元件的功耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:電晶體結構
100:基底結構
100a:基底
100b:半導體層
102:屏蔽電極
104:閘極
106, 110, 112, 122:介電層
108:氮化矽層
114:墊層
116, 118:摻雜區
120:基體區
124, 126:接觸窗
S1:頂面
S2:底面
T:溝渠
T1, T2:厚度
圖1為根據本發明一實施例的電晶體結構的剖面圖。
10:電晶體結構
100:基底結構
100a:基底
100b:半導體層
102:屏蔽電極
104:閘極
106,110,112,122:介電層
108:氮化矽層
114:墊層
116,118:摻雜區
120:基體區
124,126:接觸窗
S1:頂面
S2:底面
T:溝渠
T1,T2:厚度
Claims (9)
- 一種電晶體結構，包括：基底結構，其中在所述基底結構中具有溝渠；屏蔽電極，設置在所述溝渠中；閘極，設置在所述溝渠中且設置在所述屏蔽電極上；第一介電層，設置在所述屏蔽電極與所述閘極之間；氮化矽層，設置在所述第一介電層與所述屏蔽電極之間；第二介電層，設置在所述屏蔽電極與所述基底結構之間；以及第三介電層，設置在所述閘極與所述基底結構之間，其中所述閘極的底面接觸所述第一介電層的頂面，且所述閘極的底面為平坦面。
- 如請求項1所述的電晶體結構，其中所述氮化矽層的介電常數高於所述第一介電層的介電常數。
- 如請求項1所述的電晶體結構，其中所述氮化矽層的厚度小於所述第一介電層的厚度。
- 如請求項1所述的電晶體結構，其中所述第一介電層的材料包括氧化矽。
- 如請求項1所述的電晶體結構，其中所述第一介電層的頂面為平坦面。
- 如請求項1所述的電晶體結構，其中所述氮化矽層更設置在所述第一介電層與所述基底結構之間。
- 如請求項6所述的電晶體結構，更包括：墊層，設置在所述氮化矽層與所述基底結構之間以及所述氮化矽層與所述屏蔽電極之間。
- 如請求項1所述的電晶體結構，更包括：第一摻雜區，設置在所述閘極旁邊的所述基底結構中；第二摻雜區，設置在所述第一摻雜區下方的所述基底結構中；以及基體區，設置在所述第一摻雜區與所述第二摻雜區之間的所述基底結構中。
- 如請求項1所述的電晶體結構，其中所述基底結構包括：基底；以及半導體層，設置在所述基底上，其中所述溝渠位在所述半導體層中。
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| TW202404092A (zh) | 2024-01-16 |
| CN117374117A (zh) | 2024-01-09 |
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