KR19990039473A - 반도체 디바이스의 제조방법 - Google Patents

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본 발명은 티타늄 실리사이드막 상에 선택적 텅스텐막을 형성함에 있어서, 텅스텐막의 접착력을 향상시킴과 더불어 게이트 산화막의 두께변화를 방지하여 반도체 디바이스의 신뢰성을 향상시킬 수 있는 반도체 디바이스의 제조방법을 제공한다. 본 발명에 따른 반도체 디바이스의 제조방법은 다음과 같다. 먼저, 게이트 및 소오스/드레인의 접합영역이 구비되고, 게이트의 양 측벽에 절연막 스페이서가 형성된 반도체 기판을 제공한다. 게이트 및 접합영역 상에 제 1 상의 티타늄 실리사이드막을 형성하고, 제 1 상의 티타늄 실리사이드막을 급속열처리하여 낮은 저항을 가지는 제 2 상의 티타늄 실리사이드막으로 변환한다. 그런 다음, 기판 전면에 층간 절연을 위한 절연막을 형성하고, 게이트 및 접합영역 상부의 제 2 상의 티타늄 실리사이드막이 소정 부분 노출되도록 절연막을 식각하여 콘택홀을 형성한 다음, 제 2 상의 티타늄 실리사이드막 상에 형성되는 소정의 자연산화막을 제거한다. 그리고 나서, 제 2 상의 티타늄 실리사이드막의 표면을 세정하고, 노출된 제 2 상의 티타늄 실리사이드막과 콘택하도록 상기 콘택홀 상에 선택적 텅스텐막을 형성한 다음, 선택적 텅스텐막을 열처리한다.

Description

반도체 디바이스의 제조방법
본 발명은 반도체 디바이스의 제조방법에 관한 것으로, 특히 티타늄 실리사이드막 상에 선택적 텅스텐막이 형성되는 반도체 디바이스의 제조방법에 관한 것이다.
대부분의 집적회로에서 접촉재료로서 낮은 비저항과 고온의 안정도를 가지는 금속 실리사이드가 사용된다. 이러한 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금 등이다. 내화성 금속 실리사이드는 후속 공정 과정 중의 고온에서 안정한 장점이 있고, 귀금속 실리사이드는 저온에서의 형성이 용이하다. 이러한, 금속 실리사이드는 특별한 마스크 공정없이, 선택적으로 콘택부위에 형성할 수 있는 자기정렬된 실리사이드(self-aligned silicide ;salicide) 방식으로 형성되기 때문에 공정상의 잇점을 갖는다.
한편, 스퍼터링법에 의한 알루미늄의 증착을 통한 배선의 형성은, 공정이 단순한 반면, 열악한 층덮힘 특성 때문에, 반도체 디바이스의 고집적화에 적용하기에 어렵다. 이러한 고집적화에 대응하기 위하여, 종래에는 2단계 알루미늄 증착법을 이용하여 형성하거나, 전면성 텅스텐막 증착법 및 선택적 텅스텐막 증착법 등을 이용하여 배선을 형성하였다. 그러나, 2단계 알루미늄 증착법을 이용한 배선형성에서, 종래와 같은 스퍼터링법을 이용하기 때문에, 공정이 단순한 반면, 여전히 열악한 층덮힘 특성으로 인하여 0.35㎛ 이하의 디자인룰을 갖는 디바이스에 적용하기가 어렵다. 또한, 전면성 텅스텐 증착법을 이용한 배선형성은, 텅스텐막의 우수한 매립특성으로 인하여 콘택홀의 완전한 매립이 가능한 반면, 제조 비용이 높고, 파티클 발생이 높은 단점이 있다. 선택적 텅스텐 증착법을 이용한 배선 형성은, 공정이 단순하고 제조비용이 낮은 반면, 증착된 텅스텐막의 특성이 하부층의 청결도에 따라 민감하게 좌우되는 단점이 있다.
특히, 선택적 텅스텐 증착법을 이용하여 자기정렬된 티타늄 실리사이드(TiSi2)막 상에 배선을 형성하게 되면, 텅스텐막과 티타늄 실리사이드막의 계면에서 산소 오염 및 TiFX잔류물이 발생되고, 티타늄 실리사이드막의 표면에서 실리콘 결핍등의 문제가 발생되어, 결국 배선의 신뢰성을 저하시킨다. 즉, 티타늄 실리사이드막의 형성시 진행되는 고온 공정에서 응집현상(agglomeration)으로 인하여, 티타늄 실리사이드막의 표면이 거칠어지고, 불연속적인 섬(discontinuous islands)이 발생되어, 티타늄 실리사이드막 내에 홀(hole)이 발생되기 때문이다.
따라서, 종래에는 티타늄 실리사이드(TiSi2)막의 C49상을 형성한 다음, 급속열처리방법으로 C54상을 형성하여 고온에서의 응집현상을 방지하였다. 즉, C49상은 정방정계(tetragonal system) 구조이고 비저항이 약 50 내지 80㎛Ω·㎝인 반면, C54상은 사방정계(orthorhombic system) 구조이고 비저항이 약 15 내지 20㎛Ω·㎝로서 티타늄 실리사이드막의 가장 안정한 상태이다. 그리고 나서, 200:1의 초순수:HF의 혼합액으로 티타늄 실리사이드막상부의 자연산화막을 제거하여 티타늄 실리사이드막표면의 오염을 방지한 후, 티타늄 실리사이드막 상에 선택적 텅스텐막을 형성하여, 티타늄 실리사이드막과 콘택하는 배선의 신뢰성을 향상시켰다.
그러나, 초순수:HF 혼합액을 이용한 티타늄 실리사이드막 상부의 자연산화막의 제거시, 자연산화막이 완전히 제거되지 않고, 티타늄 실리사이드막 표면에 잔재함과 더불어 초순수:HF 혼합액의 잔류물로 인하여 TiFX잔류물이 발생되어, 결국 텅스텐막의 접착력을 저하시킨다.
이러한 문제를 해결하기 위하여, 종래에 또 다른 방법이 제시되었다. 즉, 티타늄 실리사이드막의 C49상을 형성한 다음, 그 상부에 선택적 텅스텐막을 형성하고, 급속열처리방법으로 티타늄 실리사이드막의 C54상을 형성하여, 티타늄 실리사이드막과 콘택하는 배선의 신뢰성을 향상시켰다.
그러나, 선택적 텅스텐막의 형성후, 티타늄 실리사이드막의 C54상을 형성하기 위하여 진행되는 급속 열처리 과정에서, WF6로부터 확산된 F 원자가 티타늄 실리사이드막을 통과하여 게이트 산화막(SiO2)으로 도달하게 되어, 산소원자와 치환되어 Si-O 결합을 파괴한다. 이때, 결합에서 파괴된 산소원자는 계면으로 확산하여 실리콘 기판 및 게이트 전극용 폴리실리콘막을 산화시켜, 게이트 산화막의 두께를 증가시켜 결국 반도체 디바이스의 신뢰성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 티타늄 실리사이드막 상에 선택적 텅스텐막을 형성함에 있어서, 텅스텐막의 접착력을 향상시킴과 더불어 게이트 산화막의 두께변화를 방지하여 반도체 디바이스의 신뢰성을 향상시킬 수 있는 반도체 디바이스의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 MOS 트랜지스터에서 티타늄 실리사이드막 상에 선택적 텅스텐막을 형성하는 방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 4 : 접합영역
5 : 절연막 스페이서
6a, 6b, 6c : 티타늄 실리사이드막
7 : 절연막 8 : 선택적 텅스텐막
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 디바이스의 제조방법은 다음과 같다. 먼저, 게이트 및 소오스/드레인의 접합영역이 구비되고, 게이트의 양 측벽에 절연막 스페이서가 형성된 반도체 기판을 제공한다. 게이트 및 접합영역 상에 제 1 상의 티타늄 실리사이드막을 형성하고, 제 1 상의 티타늄 실리사이드막을 급속열처리하여 낮은 저항을 가지는 제 2 상의 티타늄 실리사이드막으로 변환한다. 그런 다음, 기판 전면에 층간 절연을 위한 절연막을 형성하고, 게이트 및 접합영역 상부의 제 2 상의 티타늄 실리사이드막이 소정 부분 노출되도록 절연막을 식각하여 콘택홀을 형성한 다음, 제 2 상의 티타늄 실리사이드막 상에 형성되는 소정의 자연산화막을 제거한다. 그리고 나서, 제 2 상의 티타늄 실리사이드막의 표면을 세정하고, 노출된 제 2 상의 티타늄 실리사이드막과 콘택하도록 상기 콘택홀 상에 선택적 텅스텐막을 형성한 다음, 선택적 텅스텐막을 열처리한다
상기한 본 발명에 의하면, 제 2 상의 티타늄 실리사이드막 상부에 형성되는 소정의 자연산화막을 제거한 다음, 제 2 상의 티타늄 실리사이드막의 표면을 세정함에 따라, 제 2 상의 티타늄 실리사이드막의 표면에 잔재하는 오염물들이 완전히 제거되어, 제 2 상의 티타늄 실리사이드막 상에 형성되는 선택적 텅스텐막의 접착력을 향상시킬 수 있다. 또한, 선택적 텅스텐막의 형성 후 열처리를 진행하여, 텅스텐막에 잔류하는 F원자를 외부방출 시킴으로써, 게이트 산화막의 두께변화를 방지할 수 있으므로, 결국 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 MOS 트랜지스터에서 티타늄 실리사이드막 상에 선택적 텅스텐막을 형성하는 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(1) 상에 공지된 방법으로 게이트 산화막(2) 및 게이트(3)를 형성하고, 게이트(3) 양 측의 기판에 소오스 및 드레인의 접합영역(4)을 형성한다. 여기서, 반도체 기판(1)은 실리콘 기판을 포함하고, 게이트(3)는 폴리실리콘막을 포함한다. 그런 다음, 기판 전면에 절연막을 증착하고 이방성 블랭킷 식각하여 게이트(3)의 양 측벽에 절연막 스페이서(5)를 형성한다. 이 절연막 스페이서(5)는 이후 게이트(3)와 접합영역(4) 상에 형성되는 실리사이드막을 각각 절연시킨다. 그리고 나서, Ar 스퍼터링으로 기판 상부에 형성되어 있는 소정의 자연산화막(미도시)을 제거한다. 이때, Ar 스퍼터링은 상기 자연산화막을 약 300Å 두께만큼 제거할 수 있을 정도로, 1 내지 5 mTorr 의 압력과 2 내지 12kW의 전력하에서 실시한다.
도 1b를 참조하면, 기판 전면에 약 1 내지 5mTorr의 압력과 약 5 내지 10kW의 전력으로 Ar 분위기에서 티타늄막을 약 300 내지 1,000Å의 두께로 형성한다. 그런 다음, 약 700 내지 730℃의 온도에서 약 18 내지 22초 동안, 바람직하게 715℃의 온도에서 20초동안 제 1 급속열처리를 진행하여, 티타늄과 실리콘을 반응시켜, 게이트(3) 및 접합영역(4) 상에 티타늄 실리사이드막의 C49상을 형성한다. 반응되지 않는 티타늄막을 1:1:5 비율의 NH4OH : H2O2: 초순수의 혼합액으로 제거한 다음, 초순수로 세척하고 건조시킨다. 그 후, 820 내지 880℃의 온도에서 15 내지 25초 동안, 바람직하게 800℃의 온도에서 20초 동안 제 2 급속열처리를 진행하여, C49상의 티타늄 실리사이드막을 C54상의 티타늄 실리사이드막(6a, 6b, 6c)으로 변환시킨다. 즉, C49상은 정방정계(tetragonal system) 구조이고 비저항이 약 50 내지 80㎛Ω·㎝인 반면, C54상은 사방정계(orthorhombic system) 구조이고 비저항이 약 15 내지 20㎛Ω·㎝로서 티타늄 실리사이드막의 가장 안정한 상태이다.
도 1c를 참조하면, 기판 전면에 층간 절연을 위한 절연막(7)을 형성하고, 게이트(3) 및 접합영역(4) 상부의 C54상의 티타늄 실리사이드막(6a, 6b, 6c)의 소정 부분이 노출되도록 절연막(7)을 식각하여 콘택홀(미도시)을 형성한다. 그런 다음, 200:1 비율의 초순수 : HF의 혼합액으로 C54상의 티타늄 실리사이드막(6a, 6b, 6c)상부에 형성되는 소정의 자연산화막(미도시)을 제거한 다음, 초순수로 세척한다. 이어서, 3:1 비율의 황산 : 과산화수소의 혼합액으로 C54상의 티타늄 실리사이드막(6a, 6b, 6c)의 상부를 세정한다. 이에 따라, C54 상의 티타늄 실리사이드막(6a, 6b, 6c)의 표면에 잔재하는 자연산화막과, 초순수:HF 혼합액의 잔류물로 인한 TiFX잔류물과, HF 잔류물 및 기타 오염물등이 완전히 제거되어, 이후 형성되는 텅스텐막의 접착력을 향상시킨다.
그리고 나서, 저압 화학기상증착법으로 WF6및 H2개스를 이용하여 상기 노출된 C54상의 티타늄 실리사이드막(6a, 6b, 6c) 과 콘택하도록 상기 콘택홀에 선택적 텅스텐막(8a, 8b, 8c)을 형성한다. 그런 다음, 650 내지 750℃의 온도에서 15 내지 25초 동안, 바람직하게 700℃의 온도에서 20초 동안 질소분위기에서 제 3 급속열처리를 진행하여, 텅스텐막에 잔류하는 F원자를 외부방출(outgassing) 시킨다. 즉, 선택적 텅스텐막(8a, 8b, 8c)의 형성시 소오스 가스인 WF6으로부터 확산된 F원자가 C54 상의 티타늄 실리사이드막(6a, 6b, 6c)을 통과하여, 게이트 산화막(2)으로 도달한다. 이때, F원자는 게이트 산화막(2)의 산소와 치환되어 Si-O 결합을 파괴하는데, 상기 제 3 급속열처리에 의해, F원자가 외부방출됨에 따라 Si-O 결합의 파괴가 방지된다. 따라서, 결합에서 파괴된 산소원자로 인한 게이트 산화막의 두께변화를 방지할 수 있으므로, 결국 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
상기 실시예에 의하면, 초순수 : HF의 혼합액으로 C54상의 티타늄 실리사이드막(6a,6b, 6c) 상부에 형성되는 소정의 자연산화막을 제거하고, 황산 : 과산화수소의 혼합액으로 C54상의 티타늄 실리사이드막(6a, 6b, 6c)의 상부를 세정한다. 이에 따라, C54상의 티타늄 실리사이드막(6a, 6b, 6c) 표면에 잔재하는 자연산화막과, 초순수 : HF 혼합액의 잔류물로 인한 TiFX잔류물과, HF 잔류물 및 기타 오염물등이 완전히 제거되어, C54상의 티타늄 실리사이드막(6a, 6b, 6c) 상에 형성되는 선택적 텅스텐막(8a, 8b, 8c)의 접착력을 향상시킬 수 있다. 또한, 선택적 텅스텐막(8a, 8b, 8c)의 형성 후 급속열처리를 진행하여, 텅스텐막에 잔류하는 F원자를 외부방출(outgassing) 시킴으로써, 게이트 산화막의 두께변화를 방지할 수 있으므로, 결국 반도체 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (10)

  1. 게이트 및 소오스/드레인의 접합영역이 구비되고, 상기 게이트의 양 측벽에 절연막 스페이서가 형성된 반도체 기판을 제공하는 단계;
    상기 게이트 및 접합영역 상에 제 1 상의 티타늄 실리사이드막을 형성하는 단계;
    상기 제 1 상의 티타늄 실리사이드막을 급속열처리하여 낮은 저항을 가지는 제 2 상의 티타늄 실리사이드막으로 변환하는 단계;
    상기 기판 전면에 층간 절연을 위한 절연막을 형성하는 단계;
    상기 게이트 및 접합영역 상부의 상기 제 2 상의 티타늄 실리사이드막이 소정 부분 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 제 2 상의 티타늄 실리사이드막 상에 형성되는 소정의 자연산화막을 제거하는 단계;
    상기 제 2 상의 티타늄 실리사이드막의 표면을 세정하는 단계;
    상기 노출된 제 2 상의 티타늄 실리사이드막과 콘택하도록 상기 콘택홀 상에 선택적 텅스텐막을 형성하는 단계; 및,
    상기 선택적 텅스텐막을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도 디바이스의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 상의 티타늄 실리사이드막을 형성하는 단계는
    상기 기판 전면에 티타늄막을 형성하는 단계;
    상기 접합영역 및 게이트의 실리콘과 상기 티타늄이 반응하도록 급속열처리를 진행하여 C49상의 티타늄 실리사이드막을 형성하는 단계; 및,
    상기 반응되지 않은 티타늄막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  3. 제 2 항에 있어서, 상기 티타늄막은 1 내지 5mTorr의 압력과 5 내지 10kW의 전력으로 Ar 분위기에서 300 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  4. 제 2 항에 있어서, 상기 급속열처리는 700 내지 730℃의 온도에서 약 18 내지 22초 동안 진행하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  5. 제 2 항에 있어서, 상기 반응되지 않은 티타늄막을 제거하는 단계는 1:1:5 비율의 NH4OH : H2O2: 초순수의 혼합액으로 상기 반응되지 않은 티타늄막을 제거한 다음, 초순수로 세척하고 건조시키는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 상의 티타늄 실리사이드막을 제 2 상의 티타늄 실리사이드막으로 변환하는 단계에서
    상기 급속열처리를 820 내지 880℃의 온도에서 15 내지 25초 동안 진행하여 C54상의 티타늄 실리사이드막으로 변환하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  7. 제 1 항에 있어서, 상기 자연산화막을 제거하는 단계는 200:1 비율의 초순수 : HF의 혼합액으로 상기 자연산화막을 제거한 다음, 초순수로 세척하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  8. 제 1 항에 있어서, 상기 제 2 상의 티타늄 실리사이드막의 표면을 세정하는 단계는 3:1 비율의 황산 : 과산화수소의 혼합액으로 실시하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  9. 제 1 항에 있어서, 상기 선택적 텅스텐막은 저압 화학기상증착법으로 WF6및 H2개스를 이용하여 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
  10. 제 1 항에 있어서, 상기 질소분위기에서 선택적 텅스텐막의 열처리는 650 내지 750℃의 온도에서 15 내지 25초 동안 급속열처리하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100617068B1 (ko) * 2005-07-12 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100861220B1 (ko) * 2006-08-30 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

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