JP2005150676A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【課題】 ゲート酸化層及びゲート電極の特性劣化を防止して素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】 半導体基板上にゲート酸化層及び第１ポリシリコン層を形成する段階と、第１ポリシリコン層上にバッファ酸化層を形成する段階と、バッファ酸化層上に窒化層を形成した後、窒化層、バッファ酸化層、第１ポリシリコン層、ゲート酸化層及び半導体基板を順次エッチングして素子隔離用トレンチを形成する段階と、トレンチを含んだ全体構造上に素子隔離用酸化層を蒸着した後、素子隔離用酸化層及び窒化層を一定の厚さ研磨してトレンチ内にフィールド酸化層を形成する段階と、窒化物除去工程で窒化層を除去する段階と、酸化物除去工程によってバッファ酸化層を除去する段階と、フィールド酸化膜を含んだ第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含む。
【選択図】 図４
【解決手段】 半導体基板上にゲート酸化層及び第１ポリシリコン層を形成する段階と、第１ポリシリコン層上にバッファ酸化層を形成する段階と、バッファ酸化層上に窒化層を形成した後、窒化層、バッファ酸化層、第１ポリシリコン層、ゲート酸化層及び半導体基板を順次エッチングして素子隔離用トレンチを形成する段階と、トレンチを含んだ全体構造上に素子隔離用酸化層を蒸着した後、素子隔離用酸化層及び窒化層を一定の厚さ研磨してトレンチ内にフィールド酸化層を形成する段階と、窒化物除去工程で窒化層を除去する段階と、酸化物除去工程によってバッファ酸化層を除去する段階と、フィールド酸化膜を含んだ第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含む。
【選択図】 図４
Description
本発明は、フラッシュメモリ素子の製造方法に係り、特に、セルフアラインシャロートレンチアイソレーション(Self Align Shallow Trench Isolation;ＳＡ−ＳＴＩ)スキーム(scheme)を適用するフラッシュメモリ素子において、ゲート酸化層及びゲート電極の特性を向上させることが可能なフラッシュメモリ素子の製造方法に関する。
フラッシュメモリは、素子の特性上、セルを駆動させるための高電圧トランジスタと低電圧トランジスタを備える。ＳＡ−ＳＴＩスキームを適用するフラッシュメモリ素子の一般的な製造工程は、スクリーン(screen)酸化膜形成工程、ウェル／しきい値電圧イオン注入工程、ゲート酸化層形成工程（セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域それぞれに形成する）、素子隔離工程及びゲート電極形成工程の順で行う。
次に、ゲート酸化膜の形成からセル領域のフローティングゲート形成前までの工程段階をより具体的に説明する。
セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域が定義された半導体基板を提供し、ゲート酸化層形成工程によって高電圧トランジスタ領域の半導体基板上に高電圧ゲート酸化層を約３５０Åの厚さに形成し、低電圧トランジスタ領域及びセル領域の半導体基板上に低電圧ゲート酸化層及びセルゲート酸化層をそれぞれ約８０Åの厚さに薄く形成する。このようなゲート酸化層上にフローティングゲート用第１ポリシリコン層及び窒化層を形成する。素子隔離工程によって窒化層、第１ポリシリコン層及び半導体基板を順次エッチングして多数の素子隔離用トレンチを形成する。酸化物を蒸着してトレンチが十分埋め込まれるようにし、化学的機械的研磨（ＣＭＰ）工程で多数のフィールド酸化層を形成する。化学的機械的研磨工程後に残存する窒化層を除去し、これによりフィールド酸化層の間に第１ポリシリコン層が露出される。自然酸化膜などを除去するための洗浄工程を行った後、フローティングゲート用第２ポリシリコン層を形成し、フローティングゲート用マスクを用いたエッチング工程によってセル領域にフローティングゲート電極を形成する。
前記において、化学的機械的研磨工程後に残留した窒化層を除去するために約１２０℃のＨ３ＰＯ４溶液を使用する。Ｈ３ＰＯ４溶液を用いた窒化層の除去工程中に第１ポリシリコン層が露出されながら、Ｈ３ＰＯ４溶液に含有された燐(Phosphorous)イオンが第１ポリシリコン層の粒界(grain boundary)に拡散して後続のサーマルバジェット(thermalbudget)工程時にゲート酸化層に浸透して全般的にゲート特性を劣化させる。特に、セルゲート酸化層及び低電圧ゲート酸化層は、厚さが薄いため、厚い高電圧ゲート酸化層に比べて相対的に浸透された燐イオンに多く影響される。また、第２ポリシリコン層蒸着前の洗浄工程は、ＨＦ洗浄液を用いて約３０秒程度行うが、第１ポリシリコン層は洗浄工程の初期から最後まで引き続きＨＦ洗浄液に露出され、これによりＨＦ洗浄液に含有されたフッ素基による損傷が激しくなる。このように、従来の方法は、第１ポリシリコン層が燐イオン又はフッ素基に直接露出されることにより、ゲート酸化層及びゲート電極の特性が劣化して素子の信頼性及び電気的特性の低下をもたらすなどの問題点がある。
したがって、本発明の目的は、ゲート酸化層及びゲート電極の特性劣化を防止して素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明のフラッシュメモリ素子の製造方法は、半導体基板上にゲート酸化層及び第１ポリシリコン層を形成する段階と、第１ポリシリコン層上にバッファ酸化層を形成する段階と、バッファ酸化層上に窒化層を形成した後、窒化層、バッファ酸化層、第１ポリシリコン層、ゲート酸化層及び半導体基板を順次エッチングして素子隔離用トレンチを形成する段階と、トレンチを含んだ全体構造上に素子隔離用酸化層を蒸着した後、該素子隔離用酸化層及び窒化層を一定の厚さ研磨してトレンチ内にフィールド酸化層を形成する段階と、窒化物除去工程で窒化層を除去する段階と、酸化物除去工程によってバッファ酸化層を除去する段階と、フィールド酸化膜を含んだ第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含む。
前記において、半導体基板は、セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域に定義される。ゲート酸化層は、セルゲート酸化層、高電圧ゲート酸化層及び低電圧ゲート酸化層を含む。バッファ酸化層はＨＴＯ(High Temperature Oxide)膜質、ＭＴＯ（Middle Temperature Oxide) 膜質又はＴＥＯＳ(Tetra Ethylene Ortho Silicate)膜質を用いて５０Å〜１５０Åの厚さに形成する。窒化層は８００Å〜１２００Åの厚さに形成し、研磨工程後には６００Å〜８００Åの厚さだけ残留する。窒化物除去工程は、前記バッファ酸化層が厚さ２０Å〜３０Å程度に薄く残るようにエッチングターゲットを設定して行うか、或いはバッファ酸化層のエッチングなしで窒化層を除去させるエッチングターゲットを設定して行う。酸化物除去工程は、ＨＦ溶液を用いてバッファ酸化層を除去しながら、第１ポリシリコン層の表面を洗浄し、或いはＢＯＥ(Buffered Oxide Etchant)溶液を用いてバッファ酸化層を除去し、ＨＦ溶液で第１ポリシリコン層を洗浄する。
本発明は、セルフアラインシャロートレンチアイソレーションスキームを適用するフラッシュメモリ素子において、第１ポリシリコン層と窒化層との間にバッファ酸化層を形成し、フィールド酸化層を形成するための研磨工程後、窒化層除去工程時にバッファ酸化層をエッチング防止層として用い、第２ポリシリコン層蒸着前の洗浄工程時にバッファ酸化層を除去するので、窒化層除去工程に用いられるＨ３ＰＯ４溶液に含有された燐イオンが第１ポリシリコン層の粒界内に拡散することを防止することができるうえ、第２ポリシリコン層蒸着前の洗浄工程で使用するＨＦ洗浄液に第１ポリシリコン層が露出される時間を減らして、ＨＦ洗浄液に含有されたフッ素基による第１ポリシリコン層の損傷(attack)を最小化することができるため、ゲート酸化層及びゲート電極の特性を向上させることができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜上及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
図１〜図６はセルフアラインシャロートレンチアイソレーションスキームを適用する本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
図１を参照すると、まず、セル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶに定義された半導体基板１１を提供する。高電圧トランジスタ領域ＨＶの半導体基板１１上には高電圧ゲート酸化層１２Ｈを厚く形成し、低電圧トランジスタ領域ＬＶ及びセル領域ＣＥＬＬの半導体基板１１上には低電圧ゲート酸化層１２Ｌ及びセルゲート酸化層１２Ｃをそれぞれ薄く形成する。ゲート酸化層１２Ｃ、１２Ｈ及び１２Ｌ上にフローティングゲート用第１ポリシリコン層１３、バッファ酸化層１４及び窒化層１５を順次形成する。
前記において、高電圧ゲート酸化層１２Ｈは３００Å〜５００Åの厚さに形成し、低電圧ゲート酸化層１２Ｌ及びセルゲート酸化層１２Ｃのそれぞれは１００Å以下の厚さに形成する。第１ポリシリコン層１３は３００Å〜７００Åの厚さに形成する。バッファ酸化層１４はＨＴＯ(High Temperature Oxide)膜質、ＭＴＯ(Middle Temperature Oxide)膜質又はＴＥＯＳ(TetraEthylene Ortho Silicate)膜質を用いて５０Å〜１５０Åの厚さに形成する。ＨＴＯ膜質はＳｉＨ２Ｃｌ２ガスを使用し、ＭＴＯ膜質はＳｉＨ４ガスを使用し、ＴＥＯＳ膜質はＳｉ（ＯＣ２Ｈ５）４ガスを使用する。窒化層１５は８００Å〜１２００Åの厚さに形成する。
図２を参照すると、ＳＡ−ＳＴＩ（Self Align Shallow Trench Isolation）エッチング工程で窒化層１５、バッファ酸化層１４、第１ポリシリコン層１３、ゲート酸化層１２Ｃ、１２Ｈ及び１２Ｌ及び半導体基板１１をエッチングしてセル領域ＣＥＬＬ、高電圧トランジスタ領域ＨＶ及び低電圧トランジスタ領域ＬＶの半導体基板１１に多数の素子隔離用トレンチ１６を形成する。素子隔離用トレンチ１６を含んだ全体構造上に素子隔離用酸化層１７を（蒸着）形成してトレンチ１６を十分満たす。
前記において、トレンチ１６は２５００Å〜５０００Åの深さに形成する。素子隔離用酸化層１７は、ギャップフィリング(gap filling)能力及び絶縁特性に優れた物質、例えばＨＤＰ(High Density Plasma)酸化物を主に使用するが、この他にも様々な絶縁物を用いた単層又は多層構造で形成することができる。
図３を参照すると、化学的機械的研磨（ＣＭＰ;Chemical Mechanical Polishing）工程で素子隔離用酸化層１７及び窒化層１５を一定の厚さ研磨してトレンチ１６内にフィールド酸化層１７０を形成する。化学的機械的研磨工程は、厚い高電圧ゲート酸化層１２Ｈによってトポロジーが高い高電圧トランジスタ領域ＨＶの第１ポリシリコン層１３の表面が露出される直前まで行うことが好ましいが、これに限定されない。通常研磨工程後にセル領域ＣＥＬＬ又は低電圧トランジスタ領域ＬＶに残留する窒化層１５の厚さは６００Å〜８００Åの範囲である。
図４を参照すると、ＨＦ溶液又はＢＯＥ(Buffered Oxide Etchant)溶液で、窒化層１５の表面に生成された自然酸化膜又は金属汚染物を除去するなど表面前処理した後、Ｈ３ＰＯ４溶液を用いた窒化物除去工程で残留した窒化層１５を完全に除去(strip)することにより、バッファ酸化層１４が露出される。
前記において、窒化物除去工程は２つの方法で行うことができる。
一つ目の方法では、ＨＦ溶液又はＢＯＥ溶液で残留した窒化層１５を表面前処理した後、Ｈ３ＰＯ４溶液を用いて、残留した窒化層１５の下部層であるバッファ酸化層１４が厚さ２０Å〜３０Å程度に薄く残るようにエッチングターゲットを設定し、これにより残留した窒化層１５が完全に除去されるうえ、バッファ酸化層１４が２０Å〜３０Åの厚さだけ残る。ここで、バッファ酸化層１４を２０Å〜３０Åの厚さだけ残そうとする理由は、窒化物除去工程の間、第１ポリシリコン層１３の露出を防止し且つ後続のＨＦ溶液を用いた３０秒間の前洗浄工程時に容易に除去されるようにするためである。一般に、Ｈ３ＰＯ４溶液において、窒化物は分当り４０Å〜６０Åの厚さだけエッチングされ、酸化物は分当り１.５Å〜４Åの厚さだけエッチングされ、Ｈ３ＰＯ４溶液の温度が高いほどエッチング速度が速いものと知られている。除去すべき窒化層１５の厚さが６００Å〜８００Åで、除去すべきバッファ酸化層１４の厚さが３０Å〜１２０Åの場合、１００℃〜１８０℃のＨ３ＰＯ４溶液を用いる場合には約２４分間〜３４分間、４０℃〜１００℃のＨ３ＰＯ４溶液を用いる場合には３４分間〜４４分間窒化物除去工程を行うと、２０Å〜３０Åの厚さだけ残留するバッファ酸化層１４を得ることができる。このように、Ｈ３ＰＯ４溶液を用いた窒化物除去工程によって厚さ２０Å〜３０Åのバッファ酸化層１４を容易に形成することができる。
２つ目の方法では、 残留した窒化層１５の表面をＨＦ溶液又はＢＯＥ溶液で前処理した後、Ｈ３ＰＯ４溶液を用いて残留の窒化層１５のみ除去させるエッチングターゲットを設定する。これにより、下部層のバッファ酸化層１４はそのまま存在する。
図５を参照すると、露出されたバッファ酸化層１４を酸化物除去工程で完全に除去し、これによりフィールド酸化膜１７０間の第１ポリシリコン層１３が露出される。
前記において、酸化物除去工程は、以前行われた窒化物除去工程によって２つの方法で行うことができる。一つ目の方法は、バッファ酸化層１４が窒化物除去工程時に一定の厚さ除去されて約２０Å〜３０Å程度に薄く残っている場合、単にＨＦ溶液のみを用いて酸化物除去工程を行うことである。ＨＦ溶液を用いた酸化物除去工程は、後続で行われるフローティングゲート用第２ポリシリコン層蒸着工程前に第１ポリシリコン層１３の表面に生成される自然酸化膜などを除去するために行う前洗浄(pre-cleaning)工程で約３０秒間行うが、ＨＦ溶液において、酸化物は秒当り１Åの厚さだけエッチングされるものと知られており、これにより約３０秒間の前洗浄工程の間、厚さ２０Å〜３０Åのバッファ酸化層１４は完全に除去される。二つ目の方法は、バッファ酸化層１４が窒化物除去工程中にエッチングされず、最初蒸着された厚さを維持している場合、ＮＨ４ＦとＨＦが適切な割合、例えば９：１、１００：１又は３００：１の割合で混合されたＢＯＥ(Buffered Oxide Etchant)溶液を用いてバッファ酸化層１４を除去して第１ポリシリコン層１３を露出させた後、ＨＦ溶液で約３０秒間前洗浄工程を行う。即ち、窒化物除去工程は、バッファ酸化層１４のエッチングなしで窒化層を除去させるエッチングターゲットを設定して行い、ＢＯＥ溶液及びＨＦ溶液を順次用いて酸化物除去工程を行う。
図６を参照すると、フィールド酸化層１７０及び第１ポリシリコン層１３を含んだ全体構造上部にフローティングゲート用第２ポリシリコン層１８を形成する。図示してはいないが、その後、フローティングゲート用マスクを用いたエッチング工程、誘電体層形成工程、コントロールゲート用導電層形成工程及びコントロールゲート用マスクを用いたエッチング工程を行って各領域にゲートを形成する。
１１ 半導体基板
１２Ｃ セルゲート酸化層
１２Ｈ 高電圧ゲート酸化層
１２Ｌ 低電圧ゲート酸化層
１３ 第１ポリシリコン層
１４ バッファ酸化層
１５ 窒化層
１６ トレンチ
１７ 酸化層
１７０ フィールド酸化層
１８ 第２ポリシリコン層
１２Ｃ セルゲート酸化層
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１６ トレンチ
１７ 酸化層
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１８ 第２ポリシリコン層
Claims (12)
- 半導体基板上にゲート酸化層及び第１ポリシリコン層を形成する段階と、
前記第１ポリシリコン層上にバッファ酸化層を形成する段階と、
前記バッファ酸化層上に窒化層を形成した後、前記窒化層、前記バッファ酸化層、前記第１ポリシリコン層、前記ゲート酸化層及び前記半導体基板を順次エッチングして素子隔離用トレンチを形成する段階と、
前記トレンチを含んだ全体構造上に素子隔離用酸化層を蒸着した後、該素子隔離用酸化層及び前記窒化層を一定の厚さ研磨して前記トレンチ内にフィールド酸化層を形成する段階と、
窒化物除去工程で前記窒化層を除去する段階と、
酸化物除去工程によって前記バッファ酸化層を除去する段階と、
前記フィールド酸化層を含んだ第１ポリシリコン層上に第２ポリシリコン層を形成する段階とを含むフラッシュメモリ素子の製造方法。 - 前記半導体基板がセル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域に定義されたことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記ゲート酸化層はセルゲート酸化層、高電圧ゲート酸化層及び低電圧ゲート酸化層を含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記バッファ酸化層はＨＴＯ膜質、ＭＴＯ膜質又はＴＥＯＳ膜質を用いて５０Å〜１５０Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記窒化層は８００Å〜１２００Åの厚さに形成し、研磨工程後には６００Å〜８００Åの厚さに残留する請求項１記載のフラッシュメモリ素子の製造方法。
- 前記窒化物除去工程は、前記バッファ酸化層が厚さ２０Å〜３０Å程度に薄く残るようにエッチングターゲットを設定して行い、ＨＦ溶液を用いて前記酸化物除去工程を行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記窒化物除去工程は、除去する窒化層の厚さが６００Å〜８００Åで、除去するバッファ酸化層の厚さが３０Å〜１２０Åの場合、１００℃〜１８０℃のＨ３ＰＯ４溶液で２４分間〜３４分間行うことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
- 前記窒化物除去工程は、除去する窒化層の厚さが６００Å〜８００Åで、除去するバッファ酸化層の厚さが３０Å〜１２０Åの場合、４０℃〜１００℃のＨ３ＰＯ４溶液で３４分間〜４４分間行うことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
- 前記酸化物除去工程は約３０秒間行い、前記薄い厚さのバッファ酸化層を除去しながら前記第１ポリシリコン層の表面を洗浄することを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
- 前記窒化物除去工程は、前記バッファ酸化層のエッチングなしで前記窒化層を除去させるエッチングターゲットを設定して行い、ＢＯＥ溶液及びＨＦ溶液を順次用いて前記酸化物除去工程を行うことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記酸化物除去工程は、ＢＯＥ溶液を用いて前記バッファ酸化層を除去し、ＨＦ溶液で前記第１ポリシリコン層を約３０秒間洗浄することを特徴とする請求項１０記載のフラッシュメモリ素子の製造方法。
- 前記ＢＯＥ溶液はＮＨ４ＦとＨＦが９：１、１００：１又は３００：１の割合で混合されたことを特徴とする請求項１１記載のフラッシュメモリ素子の製造方法。
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Cited By (3)
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