KR20040036751A - 반도체 소자의 격리 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000347 anisotropic wet etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
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Abstract
본 발명은 반도체 소자 간 격리(isoaltion)를 진행할 수 있는 반도체 소자의 격리 방법에 관해 개시한 것으로서, 반도체기판 상에 소자의 격리영역을 노출시키는 하드 마스크를 형성하는 단계와, 하드 마스크를 이용하여 기판의 격리영역에 비활성 이온주입을 실시하여 비정질층을 형성하는 단계와, 비정질층을 1차 식각하여 홈을 형성하는 단계와, 하드 마스크를 이용하여 기판을 2차 식각하여 에지 부분이 라운드진 샬로우 트렌치를 형성하는 단계와, 결과물에 산화 공정을 실시하여 라운드진 샬로우 트렌치를 덮는 산화막을 형성하는 단계와, 산화막을 제거하는 단계와, 상기 구조의 샬로우 트렌치를 매립시키는 소자격리막을 형성하는 단계와, 하드마스크를 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 소자 간 격리(isoaltion)를 진행할 수 있는 반도체 소자의 격리 방법에 관한 것이다.
실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 격리하기 위한 소자 격리영역을 포함한다. 상기 소자 격리영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문에 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 격리영역의 축소에 대한 연구가 활발히 진행되고 있다.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자 격리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 격리영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 격리막의 두께 감소로 인하여 그 한계점에 이르고 있다.
이에따라, 고집적화된 반도체 장치의 소자 격리에 적합한 기술로 트랜치를 이용한 소자 분리 방법, 예컨대 샬로우 트렌치 격리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 격리 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 격리 방법은, 도 1a에 도시된 바와 같이, 먼저 반도체 기판 (1) 상에 패드 산화막(3) 및 실리콘 질화막(5)을 차례로 형성한다. 이때, 도면에 도시되지 않았지만, 반도체 기판(1)에는 소자의 격리영역 및 활성영역이 정의되어져 있다.
이어, 소정 형상의 감광막 패턴(미도시)을 이용하여, 도 1b에 도시된 바와 같이, 상기 실리콘 질화막 및 패드 산화막을 식각하여 소자의 격리영역을 노출시키는 하드 마스크(6)를 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 하드 마스크(6)를 이용하여 소자의 격리영역을 STI(Swallow Trench Isolation) 건식 식각하여 트렌치(trench)(7)를 형성한다.
이 후, 도 1d에 도시된 바와 같이, 상기 트렌치(7)를 포함한 기판 전면에 열산화 공정을 진행하여 상기 트렌치 측벽 및 바닥 부분에 산화막(9)을 형성한다. 이때, 상기 산화막(9) 형성은 상기 트렌치(7) 형성을 위한 STI 건식 식각 공정에 의해 기판의 실리콘 성분이 손상되므로, 이러한 손상된 실리콘 성분을 회복시키기 위함이다.
이어서, 상기 산화막을 제거한 다음, 도 1e에 도시된 바와 같이, 상기 결과물 전면에 갭필옥사이드막(11)을 형성한 후, 도 1f에 도시된 바와 같이, 상기 갭필옥사이드막을 화학 기계적 연마(CMP:Chemical Mechnical Polishing: 이하, CMP라 칭함) 또는 에치백(etch back)하여 샬로우 트렌치(7)를 매립시키는 소자격리막(12)을 형성한다. 그런 다음, 하드 마스크를 제거한다.
그러나, 종래의 반도체소자의 격리방법에서는 트렌치 형성을 위한 STI 건식 식각 공정을 진행함에 따라, 실리콘기판의 트렌치가 형성된 부분에 결함이 발생하였다. 또한, 상기 트렌치의 에지 부분이 샤프한 프로파일(도 1d의 A부분 참조)을 가짐으로써, 상기 에지부분에 전기적, 기계적 스트레스가 집중되어 소자가 동작 전압 이전에 미리 턴-온(turn-on)되는 험프(hump)특성이 발생되었다.
따라서, 상기 문제를 해소하기 위해, 샬로우 트렌치의 에지 부분을 라운딩처리하는 기술이 제안되었지만, 이는 2개의 마스크, 즉 샬로우 트렌치 에지부분을 식각하기 위한 제 1마스크와 샬로우 트렌치를 형성하기 위한 제 1마스크를 이용해야 하기때문에 공정이 복잡해지고 비용이 증가하는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 1개의 마스크를 이용하여 간단한 방법으로 트렌치의 에지 부분을 라운딩 처리함으로서 험프 특성을 억제할 수 있는 반도체 소자의 격리 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 격리 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 격리 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 격리 방법은 반도체기판 상에 소자의 격리영역을 노출시키는 하드 마스크를 형성하는 단계와, 하드 마스크를 이용하여 기판의 격리영역에 비활성 이온주입을 실시하여 비정질층을 형성하는 단계와, 비정질층을 1차 식각하여 홈을 형성하는 단계와, 하드 마스크를 이용하여 기판을 2차 식각하여 에지 부분이 라운드진 샬로우 트렌치를 형성하는 단계와, 결과물에 산화 공정을 실시하여 라운드진 샬로우 트렌치를 덮는 산화막을 형성하는 단계와, 산화막을 제거하는 단계와, 상기 구조의 샬로우 트렌치를 매립시키는 소자격리막을 형성하는 단계와, 하드마스크를 제거하는 단계를 포함한 것을 특징으로 한다.
상기 1차 식각 공정은 상기 기판을 100∼350Å두께로 식각하는 것이 바람직하다.
상기 비활성 이온 주입 공정은 Ar, Ge, N2 비활성 이온을 이용하며, Ar 도우즈는 5.0E14∼5.0E15(atoms/Cm2), Ge도오즈는 1.0E145∼5.0E15(atoms/Cm2), N2 도우즈는 1.0E15∼1.0E16(atoms/Cm2) 범위로 공급하고, Ar 이온주입 에너지는 5∼25KeV, Ge 이온주입 에너지는 10∼35KeV, N2 이온주입 에너지는 10∼25KeV 범위로 공급하는 것이 바람직하다. 상기 각각의 Ar, Ge, N2 도우즈를 1/4씩 4회 로테이션하는 것이 바람직하다. 상기 비활성 이온 주입 공정은 0∼60도의 틸트각을 주는 것이 바람직하다. 상기 비정질층은 100∼300Å 두께로 형성하며, 상기 비정질층은 비등방성 습식 식각 공정에 의해 제거하고, 습식액으로는 HNO3, HF 및 CH3COOH 혼합액을 이용하는 것이 바람직하다.
상기 2차 식각 공정은 플라즈마 건식 식각 공정에 의해 진행하는 것이 바람직하다.
상기 산화 공정은 1000∼1100℃온도에서 진행하며, 퍼니스 내에서 TCE 가스를 300∼500 SCC으로 흘려주는 것이 바람직하다. 또한, 상기 산화막은 200∼350Å 두께로 형성하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 격리 방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 격리 방법은, 도 2a에 도시된 바와 같이, 먼저 소자의 격리영역(미도시) 및 활성영역(미도시)이 정의된 반도체 기판(100) 상에 버퍼 역할을 하는 패드 산화막(102)과 산화를 억제하는 실리콘 질화막(104)를 차례로 형성한다. 이때, 상기 패드 산화막(102)은 150∼200Å 두께로 형성하며, 상기 실리콘 질화막(104)은 1000∼2000Å두께로, 바람직하게는 1500Å 두께로 형성한다.
이어, 도 2b에 도시된 바와 같이, 포토리쏘그라피 공정에 의해 상기 실리콘 질화막 및 패드 산화막을 식각하여 소자의 격리영역을 노출시키는 하드 마스크(105)를 형성하고 나서, 도 2c에 도시된 바와 같이, 상기 하드 마스크(105)를 이용하여 상기 기판의 격리영역에 Ar, Ge, N2 등의 비활성 이온 주입 공정(130)을 실시함으로서 비정질층(108)을 형성한다. 이때, 상기 비정질층(108)은 100∼300Å 두께를 가진다.
상기 비활성 이온 주입 공정(130)에 있어서, 상기 Ar 도우즈(dose)는 5.0E14∼5.0E15(atoms/Cm2), Ge도오즈는 1.0E145∼5.0E15(atoms/Cm2), N2 도우즈는 1.0E15∼1.0E16(atoms/Cm2) 범위로 공급하며, Ar 이온주입 에너지는 5∼25KeV, Ge 이온주입 에너지는 10∼35KeV, N2 이온주입 에너지는 10∼25KeV 범위로 공급한다. 이때, 상술한 Ar, Ge, N2 도우즈를 이용하여 이온 주입 공정을 진행할 경우, 상기 각 도우즈를 1/4씩 4회 로테이션(ritation)한다.
또한, 상기 비활성 이온 주입 공정(130)은 틸트(tilt) 및 트위스트(twist) 를 이용이온 주입 방법을 이용하며, 상기 틸트는 0∼60도 범위의 각을 이용한다.
상기 비활성 이온 주입 공정(130) 진행 결과, 실리콘 질화막 성분의 하드 마스크가 없는 기판의 격리영역 및 격리영역의 가장자리인 하드 마스크 하부의 실리콘 일부가 비정질화된다. 이때, 상기 기판의 격리영역에서 하드 마스크 하부의 실리콘 부분으로 갈수록 비정질화되는 두께가 얇아진다. 한편, 상기 실리콘의 비정질화되는 정도는 비활성 이온 주입 시 틸트각 및 트위스트각에 의해 결정된다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 비정질층을 습식 식각하여 홈(106)을 형성한다. 이때, 상기 홈(106)은 이 후의 공정에서 형성될 샬로우 트렌치의 에지부분을 라운딩하기 위한 것으로서, 기판을 100∼350Å두께로 식각하여 형성한다.
이 후, 도 2e에 도시된 바와 같이, 상기 구조물에 비등방성 습식 식각 공정을 진행하여 비정질층을 제거하고 나서, 플라즈마 건식 식각 공정을 진행하여 샬로우 트렌치(110)를 형성한다. 이때, 상기 습식 식각 공정에서, 습식액으로서 HNO3, HF 및 CH3COOH의 혼합액을 이용한다. 또한, 상기 비정질층의 에지부분에서 식각이 빠르게 진행됨으로서 샬로우 트렌치의 에지부분이 라운딩된다. (도면부호 B참조)
이어, 상기 플라즈마 식각 공정에 의해 손상된 샬로우 트렌치 측벽과 바닥 부분을 회복하기 위해, 상기 구조물에 세정 공정(미도시)를 진행한 다음, 도 2f에 도시된 바와 같이, 다시 상기 세정 완료된 기판에 산화 공정을 진행하여 라운드진 에지 부분을 포함한 샬로우 트렌치(110)를 덮는 산화막(SiO2)(112)을 형성한다. 이때, 상기 산화막(SiO2)(112)은 200∼350Å 두께로 형성한다.
또한, 상기 산화 공정은, 샬로우 트렌치(110)의 에지 부분을 라운딩 산화하기 위해, 1000∼1100℃온도의 퍼니스(furnace) 내에서 (Thrichloethylane) 등의 O2와 Cl2와의 혼합가스를 300∼500 SCCM(SCCM:Standard Cubic Centimeter per Minute) 흘려준다. 상기 TCE에서 Cl가스는 산화율을 증가시킬 뿐만 아니라, 산화막(SiO2)(112) 내부에 있는 이동가능한 이온(mibile ion), 즉, Na+, K+ 등을 NaCl, KCl 형태로 결합시킴으로서 상기 이온의 차지를 감소시키고 옥사이드 내의결함을 감소시켜 옥사이드의 질을 향상시키는 역할을 한다.
상기 샬로우 트렌치(110) 에지 부분의 옥사이드의 질을 향상시키는 이유는 이후의 소오스/드레인 형성 공정에서 샬로우 트렌치의 계면을 따라서 옥사이드 특성이 나쁘면 각종 트랩 사이트(trap site)로 작용하여 누설 전류가 증가하기 때문이다.
그런 다음, 상기 산화막을 제거하고 나서, 도 2g에 도시된 바와 같이, 상기 결과의 기판 전면에 HDP 또는 USG을 이용하여 갭필 옥사이드막(114)을 형성한다.
이 후, 도 2h에 도시된 바와 같이, CMP 또는 에치백 공정에 의해 상기 하드 마스크가 노출되는 시점까지 상기 갭필 옥사이드막을 제거하여 상기 라운딩 구조의 샬로우 트렌치(110)를 매립시키는 소자격리막(115)을 형성하고 나서, 상기 하드 마스크를 제거한다.
이상에서와 같이, 본 발명은 1개의 마스크를 이용하여 샬로우 트렌치의 에지부분을 라운딩시킴으로써, 험프 특성이 향상되어 소자의 안정적인 동작 특성이 개선될 뿐만 아니라 공정이 단순화되고 비용이 절감된 이점이 있다.
또한, 본 발명은 샬로우 트렌치 측벽 부분에 TCE를 이용하여 균일하고 우수한 산화막을 형성함으로써, 샬로우 트렌치 계면을 따라 결함이 발생되는 것을 방지하여 누설 전류의 원인을 제거할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 반도체기판 상에 소자의 격리영역을 노출시키는 하드 마스크를 형성하는 단계와,상기 하드 마스크를 이용하여 기판의 격리영역에 비활성 이온주입을 실시하여 비정질층을 형성하는 단계와,상기 비정질층을 1차 식각하여 홈을 형성하는 단계와,상기 하드 마스크를 이용하여 기판을 2차 식각하여 에지 부분이 라운드진 샬로우 트렌치를 형성하는 단계와,상기 결과물에 산화 공정을 실시하여 상기 라운드진 샬로우 트렌치를 덮는 산화막을 형성하는 단계와,상기 산화막을 제거하는 단계와,상기 구조의 샬로우 트렌치를 매립시키는 소자격리막을 형성하는 단계와,상기 하드마스크를 제거하는 단계를 포함한 것을 특징으로 하는 반도체소자의 격리 방법.
- 제 1항에 있어서, 상기 1차 식각 공정은 상기 기판을 100∼350Å두께로 식각하는 것을 특징으로 하는 반도체소자의 격리 방법.
- 제 1항에 있어서, 상기 비활성 이온 주입 공정은 Ar, Ge, N2 비활성 이온을이용하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 3항에 있어서, 상기 Ar 도우즈는 5.0E14∼5.0E15(atoms/Cm2), 상기 Ge도오즈는 1.0E145∼5.0E15(atoms/Cm2), 상기 N2 도우즈는 1.0E15∼1.0E16(atoms/Cm2) 범위로 공급하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 3항에 있어서, 상기 Ar 이온주입 에너지는 5∼25KeV, Ge 이온주입 에너지는 10∼35KeV, N2 이온주입 에너지는 10∼25KeV 범위로 공급하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 4항에 있어서, 상기 각각의 Ar, Ge, N2 도우즈를 1/4씩 4회 로테이션하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 비활성 이온 주입 공정은 0∼60도의 틸트각을 주는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 비정질층은 100∼300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 격리 방법.
- 제 1항에 있어서, 상기 비정질층은 비등방성 습식 식각 공정에 의해 제거하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 비등방성 습식 식각 공정에서, 습식액은 HNO3, HF 및 CH3COOH 혼합액을 이용하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 2차 식각 공정은 플라즈마 건식 식각 공정에 의해 진행하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 산화 공정은 1000∼1100℃온도에서 진행하는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 산화 공정은 퍼니스 내에서 TCE 가스를 300∼500 SCC으로 흘려주는 것을 특징으로 하는 반도체 소자의 격리 방법.
- 제 1항에 있어서, 상기 산화막은 200∼350Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 격리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020065077A KR100881412B1 (ko) | 2002-10-24 | 2002-10-24 | 반도체 소자의 격리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020065077A KR100881412B1 (ko) | 2002-10-24 | 2002-10-24 | 반도체 소자의 격리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040036751A true KR20040036751A (ko) | 2004-05-03 |
| KR100881412B1 KR100881412B1 (ko) | 2009-02-05 |
Family
ID=37335393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020065077A KR100881412B1 (ko) | 2002-10-24 | 2002-10-24 | 반도체 소자의 격리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100881412B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100815036B1 (ko) * | 2006-07-25 | 2008-03-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 형성방법 |
| KR100831260B1 (ko) * | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 트렌치 소자 격리막에서 모서리 라운딩부를 형성하는 방법 |
| KR100872972B1 (ko) * | 2007-06-08 | 2008-12-08 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| KR101026375B1 (ko) * | 2004-06-28 | 2011-04-08 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 및 그 형성 방법 |
| CN102361007A (zh) * | 2011-11-02 | 2012-02-22 | 上海宏力半导体制造有限公司 | 沟槽刻蚀方法以及半导体器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179098B1 (ko) * | 1995-11-06 | 1999-04-15 | 김주용 | 반도체 소자의 소자분리막 제조방법 |
| KR100203898B1 (ko) * | 1996-06-24 | 1999-06-15 | 김영환 | 반도체 소자의 소자분리막 제조방법 |
| KR20010045623A (ko) * | 1999-11-05 | 2001-06-05 | 윤종용 | 반도체 장치의 트렌치 소자분리 방법 |
| KR20020053565A (ko) * | 2000-12-27 | 2002-07-05 | 박종섭 | 반도체 소자의 소자분리막 형성방법 |
-
2002
- 2002-10-24 KR KR1020020065077A patent/KR100881412B1/ko active IP Right Grant
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101026375B1 (ko) * | 2004-06-28 | 2011-04-08 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 및 그 형성 방법 |
| KR100815036B1 (ko) * | 2006-07-25 | 2008-03-18 | 동부일렉트로닉스 주식회사 | 반도체 소자의 소자 분리막 형성방법 |
| KR100831260B1 (ko) * | 2006-12-29 | 2008-05-22 | 동부일렉트로닉스 주식회사 | 트렌치 소자 격리막에서 모서리 라운딩부를 형성하는 방법 |
| US7759216B2 (en) | 2006-12-29 | 2010-07-20 | Dongbu Hitek Co., Ltd. | Method for forming trench isolation |
| KR100872972B1 (ko) * | 2007-06-08 | 2008-12-08 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| CN102361007A (zh) * | 2011-11-02 | 2012-02-22 | 上海宏力半导体制造有限公司 | 沟槽刻蚀方法以及半导体器件 |
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| Publication number | Publication date |
|---|---|
| KR100881412B1 (ko) | 2009-02-05 |
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