JP2006278745A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】 ＳＴＩ構造の素子分離部を簡易に形成でき、製造時間の短縮とコストダウンが図れる半導体装置の製造方法および半導体装置を提供する。
【解決手段】 シリコン基板１１の主面に溝部１２ａおよび１２ｂを形成する。溝部１２ａおよび１２ｂを含むシリコン基板１１の全面に、溝部１２ａおよび１２ｂを埋め込まないように第１の絶縁膜を形成する。第１の絶縁膜の上に溝部１２ａおよび１２ｂを埋め込むとともにシリコン基板１１の主面を覆う第２の絶縁膜を形成する。第２の絶縁膜の表面を、シリコン基板１１の主面に形成された第１の絶縁膜が露出するまで研磨して平坦化処理する。ここで、第１の絶縁膜は、少なくとも表面がシリコンリッチとなるようにシリコン酸化膜１３を形成し、第２の絶縁膜は、シリコン酸化膜１４を形成する。
【選択図】 図１

Description

本発明は半導体装置の製造方法および半導体装置に関し、より特定的には、ＳＴＩ（Shallow Trench Isolation ）法による素子分離が行われた半導体装置の製造方法および半導体装置に関する。

近年、半導体装置の微細化・高集積化に伴い、素子間の分離方法として用いられてきたＬＯＣＯＳ（Local Oxidization of Silicon ）法に代わり、ＳＴＩ法が用いられるようになっている。ＳＴＩ法は、半導体基板の主面に溝部を形成し、この溝部に酸化膜などの絶縁膜を埋め込んだ上で平坦化処理を施すことにより、素子分離部を形成するものである。ＳＴＩ法では、溝部の側面を半導体基板の主面に対して急峻に形成できることから、ＬＯＣＯＳ法で問題となっているバーズビークといった素子分離部における幅方向の広がりを改善して、設計どおりの微細な素子分離を実現できる。

以下に、従来のＳＴＩ法による素子分離部の形成方法について、図４を用いて説明する。図４は、ＳＴＩ法による素子分離部の形成工程を説明する各段階での半導体基板の状態を示す断面図である。図４（ａ）は、半導体基板としてのシリコン基板２１の主面に、シリコン酸化膜２２を介してシリコン窒化膜２３を形成した状態を示す。

図４（ｂ）は、シリコン基板２１の主面に、溝部２４ａおよび２４ｂを形成した状態を示す。このような状態のシリコン基板２１を得るためには、まず、フォトレジストを用いた公知のエッチング技術によりシリコン窒化膜２３およびシリコン酸化膜２２を所望の形状にパターニングする。次に、パターニングされたシリコン窒化膜２３ａおよびシリコン酸化膜２２ａをマスクとして、シリコン基板２１にエッチング処理を施す。これにより、シリコン基板２１の主面には、素子分離部となる溝部２４ａおよび２４ｂが形成される。

図４（ｃ）は、シリコン基板２１の全面を覆うシリコン酸化膜２５を形成した状態を示す。このような状態のシリコン基板２１を得るためには、まず、熱酸化法により、溝部２４ａおよび２４ｂの内面にシリコン酸化膜２６ａおよび２６ｂを形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン酸化膜２６ａおよび２６ｂが形成された溝部２４ａおよび２４ｂを埋め込むとともにシリコン基板２１の主面を覆うシリコン酸化膜２５を形成する。

図４（ｄ）は、シリコン基板２１の表面に平坦化処理を施した状態を示す。平坦化処理は、化学的機械研磨（Chemical Mechanical Polish：ＣＭＰ）法によりシリコン酸化膜２５を表面側から研磨することにより行われる。この時、シリコン窒化膜２３ａの研磨レートは、シリコン酸化膜２５の研磨レートに比べて数十分の一と非常に小さいため、シリコン基板２１の主面を覆うシリコン酸化膜２５が完全に除去され、所望の形状にパターニングされたシリコン窒化膜２３ａに達すると、シリコン窒化膜２３ａが研磨ストッパーとなって平坦化処理が終了する。これにより、シリコン基板２１の表面が平坦化されるとともに、溝部２４ａおよび２４ｂの内部は、シリコン酸化膜２５ａおよび２５ｂによって埋め込まれた状態となる。

ここで、シリコン酸化膜２５をシリコン基板２１の表面側からＣＭＰ法により研磨除去する際に、広い素子分離部であると、シリコン窒化膜２３ａに較べてシリコン酸化膜２５の表面位置が低くなり、研磨時にその部分のシリコン酸化膜２５が過剰に研磨されてシリコン基板２１の表面よりも低くなってしまうことがある。この現象を回避するために、研磨前にあらかじめシリコン酸化膜２５を選択的に除去することによって、シリコン酸化膜２５をシリコン基板２１の全面において均一に研磨する方法が提案されている（例えば特許文献１および特許文献２）。なお、図４（ｄ）に示す工程は、ＣＭＰ法に代えて、シリコン酸化膜２５を表面からドライエッチング技術により全面エッチングするエッチバック法を用いてもよいが、溝部２４ａおよび２４ｂに残留したシリコン酸化膜２５表面の平坦度確保の点から、ＣＭＰ法が適用されるのが一般的である。

図４（ｅ）は、シリコン基板２１の主面に素子分離部４０ａおよび４０ｂを形成した状態を示す。素子分離部４０ａおよび４０ｂは、平坦化処理後に残ったシリコン窒化膜２３ａおよびシリコン酸化膜２２ａをエッチング除去することにより得られる。以下、このようにＳＴＩ法により形成された素子分離部４０ａおよび４０ｂを、ＳＴＩ構造の素子分離部４０ａおよび４０ｂと称す。
特開平５―３３５２９０号公報 特開平５―３３５２９１号公報

しかしながら、上記のような素子分離部４０ａおよび４０ｂの形成方法は、シリコン窒化膜２３ａをＣＭＰ研磨ストッパーとして利用しているため、シリコン窒化膜２３の形成、パターニング、さらにシリコン窒化膜２３ａの除去といった多くの工程が必要となり、半導体装置の製造時間が増加するだけでなく、製造コストが上昇する。

それ故に、本発明は、ＣＭＰ研磨ストッパーとしてシリコン窒化膜を用いることなく、ＳＴＩ構造の素子分離部を簡易に形成でき、製造時間の短縮およびコストダウンが図れる半導体装置の製造方法および半導体装置を提供することを目的とする。

上記課題を解決する発明は、ＳＴＩ法による素子分離が行われた半導体装置の製造方法に向けられている。この半導体装置の製造方法では、まず、半導体基板の主面に溝部を形成する。次に、溝部を含む半導体基板の全面に、溝部を埋め込まないように第１の絶縁膜を形成する。次に、第１の絶縁膜の上に、溝部を埋め込むとともに半導体基板の主面を覆う第２の絶縁膜を形成する。次に、第２の絶縁膜の表面を、半導体基板の主面に形成された第１の絶縁膜が露出するまで研磨して平坦化する。ここで、第１の絶縁膜を形成するときには、少なくとも表面がシリコンリッチであるシリコン酸化膜を形成し、第２の絶縁膜を形成するときには、シリコン酸化膜を形成する。これにより、第２の絶縁膜の表面を平坦化処理するときには、シリコン酸化膜に較べて研磨レートが十分に低いシリコンリッチなシリコン酸化膜を研磨ストッパーとして利用できる。シリコンリッチなシリコン酸化膜は、溝部を埋め込む絶縁膜として利用できるため、上記従来例において研磨ストッパーとして利用していたシリコン窒化膜のように煩雑な処理が不要となり、ＳＴＩ構造の素子分離部を容易に形成できる。

また、シリコンリッチなシリコン酸化膜は、上述のようにシリコン酸化膜に較べて研磨レートが十分に低いため、全体がシリコンリッチである必要はなく、表面から半導体基板の深部に向かってシリコンの組成比が連続的または段階的に低下するようにシリコン酸化膜を形成しても良い。

また、第１の絶縁膜は、溝部の内壁に当接する第１のシリコン酸化膜を形成し、次いで、第１のシリコン酸化膜の上にシリコンリッチな第２のシリコン酸化膜を形成した積層構造としても良い。このような構成を有する第１の絶縁膜とすることで、信頼性の高いゲート酸化膜を形成できとともに、リーク電流の低減が図れ、しかも素子分離部の微細化も図れることから、より信頼性が高く微細な半導体装置が実現できる。

また、第１の絶縁膜は、シリコン酸化膜を形成し、このシリコン酸化膜の表面からシリコンイオンを注入するようにして形成しても良い。

また、第１の絶縁膜は、半導体基板に高周波電力を印加しながら高密度プラズマＣＶＤ法を行うことによって形成することが好ましいが、熱ＣＶＤ法によっても形成できる。

また、第２の絶縁膜の表面を平坦化処理した後には、半導体基板の表面に露出した第１の絶縁膜を弗硝酸により除去する工程をさらに含んでいても良い。弗硝酸は、シリコンリッチなシリコン酸化膜に対するエッチングレートが、シリコン酸化膜に対するエッチングレートよりも高いことから、シリコンリッチなシリコン酸化膜のみを容易に除去できる。

また、本発明は、上記製造方法により形成された半導体装置にも向けられている。この半導体装置は、半導体基板、半導体基板の主面に形成された複数の素子、隣接する各素子を素子分離するために半導体基板の主面に形成された溝部、および溝部に対して絶縁膜を埋め込んで形成される素子分離部を備える。ここで、絶縁膜は、少なくとも表面がシリコンリッチであり、溝部を埋め込まないように形成された第１の絶縁膜としてのシリコン酸化膜と、溝部を埋め込むとともに半導体基板の主面を覆うように形成された第２の絶縁膜としてのシリコン酸化膜とからなる。

第１の絶縁膜は、表面から半導体基板の深部に向かってシリコンの組成比が連続的または段階的に低下していることが好ましい。このような構成を有する第１の絶縁膜としては、溝部の内壁に当接するように形成された第１のシリコン酸化膜と、第１のシリコン酸化膜の上に形成され、少なくとも表面がシリコンリッチである第２のシリコン酸化膜とからなるものが挙げられる。

以上のように本発明によれば、ＣＭＰ法による研磨ストッパーとして、シリコン窒化膜に代えてシリコンリッチなシリコン酸化膜を用いることで、ＳＴＩ構造の素子分離部を簡易にかつ安価に形成できる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、具体例に基づき説明する。図１は、ＳＴＩ構造の素子分離部を形成する各段階での半導体基板の状態を示す断面図である。図１（ａ）は、溝部１２ａおよび１２ｂが形成された半導体基板、具体的にはシリコン基板１１の全面を覆うように、第１の絶縁膜としてのシリコンリッチなシリコン酸化膜１３を形成した状態を示す。このような状態のシリコン基板１１を得るためには、まず、フォトリソグラフィー技術及びドライエッチング技術を用いて、シリコン基板１１の主面に、深さ４００ｎｍ、最小開口幅１００ｎｍの溝部１２ａおよび１２ｂを形成する。

次いで、高密度プラズマＣＶＤ装置を用いて、溝部１２ａおよび１２ｂを含めてシリコン基板１１の主面を覆うように、通常のシリコン酸化膜よりも化学量論的に多くのシリコンを含有する、いわゆるシリコンリッチなシリコン酸化（ＳｉＯ₂ ）膜１３をする。このとき、シリコンリッチなシリコン酸化膜１３は、溝部１２ａおよび１２ｂを埋め込まないような膜厚、すなわち、溝部１２ａおよび１２ｂの深さ４００ｎｍよりも薄い膜厚で形成される。ここでは、膜厚２０ｎｍのシリコンリッチなシリコン酸化膜１３を形成する。このような膜厚を有するシリコンリッチなシリコン酸化膜１３は、例えば、以下の方法により形成される。まず、反応チャンバー（図示せず）内に、約５０ｓｃｃｍのシラン（ＳｉＨ₄ ）ガス、約５０ｓｃｃｍの酸素（Ｏ₂ ）ガス、および約１００ｓｃｃｍのアルゴン（Ａｒ）ガスを導入する。反応チャンバー内は、圧力を約０．３Ｐａ、成膜温度を約４００℃として、シリコン基板１１に、マイクロ波出力２０００Ｗ、高周波電力２０００Ｗを供給する。これにより、溝部１２ａおよび１２ｂが形成されたシリコン基板１１の全面に、膜厚２０ｎｍのシリコンリッチなシリコン酸化膜１３が形成される。得られたシリコン酸化膜がシリコンリッチであるかどうは、シリコン酸化膜の屈折率を測定することによって判定でき、一般に屈折率が１．４６以上であればシリコンリッチなシリコン酸化膜１３となっていると判断できる。

なお、シリコンリッチなシリコン酸化膜１３を形成するためには、シランガスと酸素ガスとの流量比を、シランガス：酸素ガス＝１：０．５〜１：２．０程度に低くする必要があるが、プラズマＣＶＤ装置を用いて成膜を行うときには、反応チャンバーの構造によってこの成膜条件は大きく左右される。したがって、シリコンリッチなシリコン酸化膜１３を形成するためには必ずしも上記条件に限らない。

図１（ｂ）は、シリコンリッチなシリコン酸化膜１３の上に、溝部１２ａおよび１２ｂを埋め込むとともにシリコン基板１１の主面を覆う第２の絶縁膜としてのシリコン酸化膜１４を形成した状態を示す。シリコン酸化膜１４は、シリコンリッチではない通常のシリコン酸化膜である。このような状態のシリコン酸化膜１４は、シリコンリッチなシリコン酸化膜１３の形成に用いた反応チャンバーと同一の反応チャンバーを用いて、シリコンリッチなシリコン酸化膜１３の形成に引き続き行うことで形成できる。

シリコン酸化膜１４は、例えば、以下の方法により形成される。まず、上記工程で使用した反応チャンバー（図示せず）内に、反応ガスとしてシランガスおよび酸素ガスを、シランガス：酸素ガス＝１：３以上程度の流量比で導入する。反応チャンバー内は、圧力を約０．３Ｐａ、成膜温度を約４００℃として、シリコン基板１１に、マイクロ波出力２０００Ｗ、高周波電力２０００Ｗを供給する。これにより、シリコンリッチなシリコン酸化膜１３の上にシリコン酸化膜１４が形成される。

図１（ｃ）は、ＣＭＰ法により、シリコン酸化膜１４に平坦化処理を施した状態を示す。シリコン基板１１を覆うシリコン酸化膜１４の表面からＣＭＰ法による平坦化処理が施されると、研磨が進行するにつれてシリコン基板１１の主面に形成されたシリコンリッチなシリコン酸化膜１３が露出する。シリコンリッチなシリコン酸化膜１３は、シリコン酸化膜１４に較べて研磨レートが数十分の一程度と極めて低いため、シリコンリッチなシリコン酸化膜１３が研磨ストッパーとして作用し、研磨の進行はストップする。これにより、シリコン基板１１の主面に形成されたシリコン酸化膜１４は完全に除去され、溝部１２ａおよび１２ｂの内部にのみ、シリコン酸化膜１４ａおよび１４ｂが残存する。シリコン酸化膜１４ａおよび１４ｂは、素子分離絶縁膜として機能するものである。なお、シリコンリッチなシリコン酸化膜１３とシリコン酸化膜１４との研磨レート比は、一般にスラリーにほとんど依存しない。

図１（ｄ）は、シリコン基板１１の主面に形成されたシリコンリッチなシリコン酸化膜１３を除去した状態を示す。このような状態のシリコン基板１１を得るためには、弗硝酸を用いてシリコンリッチなシリコン酸化膜１３にエッチング処理を施すことが好ましい。弗硝酸は、シリコンリッチなシリコン酸化膜１３に対するエッチングレートが、シリコン酸化膜１４に対するエッチングレートよりも高いため、図１（ｃ）に示す状態のシリコン基板１１の全面をエッチング処理したときに、シリコンリッチなシリコン酸化膜１３と同時にエッチング処理されるシリコン酸化膜１４ａおよび１４ｂのエッチング量を少なくすることができ、シリコン基板１１の主面に形成されたシリコンリッチなシリコン酸化膜１３を良好に除去できる。これにより、シリコン基板１１の主面には、信頼性の高い素子分離部１０ａおよび１０ｂが形成される。

以上のように、本実施形態によると、素子分離部１０ａおよび１０ｂを形成するための絶縁膜として、シリコンリッチなシリコン酸化膜１３と通常のシリコン酸化膜１４とを順次堆積させた積層膜を用いることにより、シリコンリッチなシリコン酸化膜１３を研磨ストッパーとして利用することができる。これにより、上記従来例において説明した、シリコン窒化膜を研磨ストッパーとして用いた素子分離部の形成に較べて、より簡易に、かつ安価に、信頼性の高い素子分離部１０ａおよび１０ｂを形成できる。また、シリコンリッチなシリコン酸化膜１３とシリコン酸化膜１４とを同一の反応チャンバー内で連続して形成できるため、より一層、製造効率を高めることができる。

なお、上記説明では、図１（ａ）に示す工程において、シリコン基板１１に高周波電力を印加しながら高密度プラズマＣＶＤ法によりシリコンリッチなシリコン酸化膜１３を形成したが、本発明はこれに限定されるものではなく、熱ＣＶＤ法によりシリコンリッチなシリコン酸化膜１３を形成しても良い。熱ＣＶＤ法では、熱ＣＶＤ装置を用いてシランガスと酸素ガスとの流量比をコントロールすることによって、シリコンリッチなシリコン酸化膜１３を形成する。

また、上記説明では、第１の絶縁膜として、膜全体がシリコンリッチであるシリコン酸化膜１３を例に挙げて説明したが、本発明はこれに限定されるものではなく、シリコンリッチなシリコン酸化膜１３は、少なくとも表面がシリコンリッチであれば良い。これは、シリコンリッチなシリコン酸化膜は、通常のシリコン酸化膜に較べてＣＭＰ研磨レート比が極めて高いためである。したがって、第１の絶縁膜は、厚み方向に対して全領域でシリコンリッチなシリコン酸化膜１３である必要はなく、厚み方向に対して、表面からシリコン基板１１の深部に向かって連続的もしくは段階的にシリコンの組成が低下するように構成されているものであっても良い。また、第１の絶縁膜は、溝部１２ａおよび１２ｂの内壁に当接する第１のシリコン酸化膜と、この第１のシリコン酸化膜の上に形成されたシリコンリッチな第２のシリコン酸化膜との積層構造であっても良い。ここで、第１のシリコン酸化膜は、通常のシリコン酸化膜である。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、具体例に基づき説明する。本実施形態では、第１の実施形態に係るシリコンリッチなシリコン酸化膜１３に代えて、第１の絶縁膜を、溝部１２ａおよび１２ｂの内壁に当接する第１のシリコン酸化膜と、この第１のシリコン酸化膜の上に形成されたシリコンリッチな第２のシリコン酸化膜との積層構造とした半導体装置の製造方法について説明する。なお、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とほぼ同じ構成を有するので、以下では両者の違いについてのみ説明する。

図２は、ＳＴＩ構造の素子分離部を形成する各段階でのシリコン基板の状態を示す断面図である。図２（ａ）は、溝部１２ａおよび１２ｂが形成されたシリコン基板１１の全面を覆うように、第１の絶縁膜として、溝部１２ａおよび１２ｂの内壁に当接する第１のシリコン酸化膜１５と、この第１のシリコン酸化膜の上に形成されたシリコンリッチな第２のシリコン酸化膜１６とを形成した状態を示す。このような状態のシリコン基板１１を得るためには、まず、図１（ａ）に示す工程と同様にして、シリコン基板１１の主面に、溝部１２ａおよび１２ｂを形成する。

次に熱酸化法により、膜厚１５ｎｍの第１のシリコン酸化膜１５をシリコン基板１１の全面に形成する。本実施形態の特徴部分である第１のシリコン酸化膜１５は、シリコンリッチな第２のシリコン酸化膜１６との密着性を高めるとともに、溝部１２ａおよび１２ｂの形成時に発生したシリコン基板１１の欠陥を低減する役割を果たす。また、第１のシリコン酸化膜１５を設けることで、溝部１２ａおよび１２ｂとシリコン基板１１の主面との境界エッジ部や、溝部１２ａおよび１２ｂの底部における周辺角部を酸化により丸めることができるため、これらの部分に発生する応力集中や電界集中を緩和する効果も得られる。

次いで、第１のシリコン酸化膜１５の上に、図１（ａ）に示す工程と同様にして、シリコンリッチな第２のシリコン酸化膜１６を、膜厚１５ｎｍとなるように形成する。

そして、図２（ｂ）および図２（ｃ）に示す、シリコン酸化膜１４の形成工程と平坦化処理工程とを第１の実施形態と同様に行う。さらに、シリコン基板１１の主面に形成された第１のシリコン酸化膜１５およびシリコンリッチな第２のシリコン酸化膜１６を第１の実施形態と同様にエッチング処理する。これにより、溝部１２ａの内部には、第１のシリコン酸化膜１５ａ、シリコンリッチな第２のシリコン酸化膜１６ａ、およびシリコン酸化膜１４ａが充填され、素子分離部１０ｃおよび１０ｄが形成される。同様に、溝部１２ｂの内部には、第１のシリコン酸化膜１５ｂ、シリコンリッチな第２のシリコン酸化膜１６ｂ、およびシリコン酸化膜１４ｂが充填され、素子分離部１０ｄが形成される。

以上のように本実施形態によると、第１の絶縁膜を第１のシリコン酸化膜１５とシリコンリッチな第２のシリコン酸化膜との積層構造とすることで、第１のシリコン酸化膜１５によって溝部１２ａおよび１２ｂの側壁や底部での結晶欠陥を低減でき、しかも第２のシリコン酸化膜１６との密着性を向上できるため、リーク電流の低減が図れ、第１の実施形態よりもさらに信頼性の高い半導体装置を実現できる。また、溝部１２ａおよび１２ｂとシリコン基板１１の表面との境界エッジ部や、溝部１２ａおよび１２ｂの底部における角部を酸化により丸めることができるため、応力集中や電界集中を緩和して、ＭＯＳ型トランジスタを形成した場合に、第１の実施形態よりもより信頼性の高いゲート酸化膜を形成できる。さらに、溝部１２ａおよび１２ｂの開口部の形状を略すり鉢状に加工できるため、より狭い開口幅でもシリコン酸化膜１４による埋め込みが可能となり、より微細な半導体装置を実現できる。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、具体例に基づき説明する。本実施形態では、第１の実施形態に係るシリコンリッチなシリコン酸化膜１３に代えて、表面のみをシリコンリッチとしたシリコン酸化膜を第１の絶縁膜として用いた半導体装置の製造方法について説明する。なお、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とほぼ同じ構成を有するので、以下では両者の違いについてのみ説明する。

表面もしくは表面近傍をシリコンリッチとしたシリコン酸化膜は、図１（ａ）に示す工程において、シリコンリッチなシリコン酸化膜１３を形成する際に、シランガスと酸素ガスとの流量を連続的に変化させることで形成できる。具体的には、シリコン酸化膜の成膜開始時には、シランガスの流量を約２０ｓｃｃｍ、酸素ガスの流量を約８０ｓｃｃｍとし、成膜過程が進行するにしたがって連続的に流量を変化させる。そして、成膜終了時にはシランガスの流量を約５０ｓｃｃｍ、酸素ガスの流量を約５０ｓｃｃｍとなるようにそれぞれの流量を制御する。この間、他の成膜条件は同一とし、例えば、アルゴンガスの流量を約１００ｓｃｃｍ、反応チャンバー内の圧力を約０．３Ｐａ、成膜温度を約４００℃としてマイクロ波出力２０００Ｗ、高周波電力２０００Ｗを供給する。これにより、シリコン酸化膜のシリコン基板１１側は、通常のシリコン酸化膜となり、表面側はシリコンリッチなシリコン酸化膜となる。

そして、図１（ｂ）〜図１（ｄ）に示す、シリコン酸化膜１４の形成工程、平坦化処理工程、およびエッチング処理工程を第１の実施形態と同様に行うことで、素子分離領域が形成される。

以上のように本実施形態によると、第１の絶縁膜を、表面もしくは表面近傍のみをシリコンリッチとしたシリコン酸化膜とすることで、溝部１２ａおよび１２ｂの内壁には通常のシリコン酸化膜が当接するようになり、第２の実施形態と同様に、溝部１２ａおよび１２ｂの側壁や底部での応力緩和が図れ、シリコン基板１１の結晶欠陥を抑制して、リーク電流の低減が図れる。これにより、第１の実施形態よりもさらに信頼性の高い半導体装置を実現できる。また、表面もしくは表面近傍のみをシリコンリッチとしたシリコン酸化膜は、同一の反応チャンバー内で反応ガスの組成を変えるだけで形成できるため、第１の実施形態に係るシリコンリッチなシリコン酸化膜１３とほぼ同様の時間で形成できる。

なお、本実施形態ではシランガスおよび酸素ガスの流量を連続的に変化させる方法について述べたが、シランガスおよび酸素ガスの流量を段階的に変化させ、通常のシリコン酸化膜とシリコンリッチなシリコン酸化膜の積層構造を実現しても同様の効果が得られることは言うまでもない。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、具体例に基づき説明する。本実施形態では、第１の絶縁膜として、イオン注入法により形成されたシリコンリッチなシリコン酸化膜を備えた半導体装置の製造方法について説明する。なお、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とほぼ同じ構成を有するので、以下では両者の違いについてのみ説明する。

図３は、本実施形態に係るシリコンリッチなシリコン酸化膜の形成方法を説明するための模式図である。図３（ａ）は、溝部１２ａおよび１２ｂが形成されたシリコン基板１１の全面を覆うように、第１の絶縁膜として、膜厚が２０ｎｍである、通常のシリコン酸化膜１８を形成した状態を示す。シリコン酸化膜１８の形成方法は特に限定されるものではなく、熱酸化法、高密度プラズマＣＶＤ法、あるいは熱ＣＶＤ法等が適用できる。

図３（ｂ）は、イオン注入法により、シリコン酸化膜１８にシリコンイオン３０を注入する状態を示す。シリコンイオン３０は、エネルギー量５〜５０Ｋｅｖ、ドーズ量１×１０¹⁰〜１×１０¹⁵程度の条件下で、シリコン酸化膜１８の表面側から注入される。シリコンイオン３０の注入角度は、シリコン基板１１に対して垂直となるようにすることが好ましい。これにより、シリコン酸化膜１８には、溝部１２ａおよび１２ｂの側壁３５を除いてシリコンイオン３０が注入され、シリコン基板１１の主面および溝部１２ａおよび１２ｂの底部のみがシリコンリッチとなったシリコン酸化膜１９となる。

そして、図１（ｂ）〜図１（ｄ）に示す、シリコン酸化膜１４の形成工程、平坦化処理工程、およびエッチング処理工程を第１の実施形態と同様に行うことで、素子分離領域が形成される。

以上のように本実施形態によると、第１の絶縁膜としてのシリコン酸化膜１９は、溝部１２ａおよび１２ｂの側壁３５においてはシリコンリッチとなっていないため、側壁３５へ与える応力を緩和することができ、第２および第３の実施形態と同様に、シリコン基板１１の結晶欠陥を抑制して、リーク電流の低減が図れる。これにより、第１の実施形態よりもさらに信頼性の高い半導体装置を実現できる。

なお、上記各実施形態では、具体例に基づき説明したが、上記具体例は本発明の一例であり、溝部の深さ、第１および第２の絶縁膜の膜厚、成膜条件等は適宜変更可能である。

本発明の半導体装置の製造方法および半導体装置は、ＳＴＩ構造の素子分離部を簡易かつ安価に形成できるため、微細化および高集積化された半導体装置の製造方法等に好適である。

本発明の第１の実施形態に係る素子分離部の製造工程を示す断面図 本発明の第２の実施形態に係る素子分離部の製造工程を示す断面図 本発明の第４の実施形態に係る素子分離部の製造工程を示す断面図 従来のＳＴＩ構造の素子分離部の製造工程を示す断面図

符号の説明

１０ａ、１０ｂ、１０ｃ、１０ｄ 素子分離部
１１ シリコン基板
１２ａ、１２ｂ 溝部
１３、１３ａ、１３ｂ シリコン酸化膜
１４、１４ａ、１４ｂ シリコン酸化膜
１５、１５ａ、１５ｂ 第１のシリコン酸化膜
１６、１６ａ、１６ｂ 第２のシリコン酸化膜
１８ シリコン酸化膜
１９ シリコン酸化膜
３０ シリコンイオン
３５ 側壁

Claims (10)

1. 半導体基板の主面に溝部を形成する工程と、
   前記溝部を含む前記半導体基板の全面に、前記溝部を埋め込まないように第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜の上に、前記溝部を埋め込むとともに前記半導体基板の主面を覆う第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜の表面を、前記半導体基板の主面に形成された前記第１の絶縁膜が露出するまで研磨して平坦化する工程とを備え、
   前記第１の絶縁膜を形成する工程は、少なくとも表面がシリコンリッチであるシリコン酸化膜を形成し、
   前記第２の絶縁膜を形成する工程は、シリコン酸化膜を形成することを特徴とする、半導体装置の製造方法。
2. 前記第１の絶縁膜を形成する工程は、表面から前記半導体基板の深部に向かってシリコンの組成比が連続的または段階的に低下するように前記シリコン酸化膜を形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
3. 前記第１の絶縁膜を形成する工程は、前記溝部の内壁に当接する第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の上にシリコンリッチな第２のシリコン酸化膜を形成する工程とを含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
4. 前記第１の絶縁膜を形成する工程は、シリコン酸化膜を形成する工程と、当該シリコン酸化膜の表面からシリコンイオンを注入する工程とを含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
5. 前記第１の絶縁膜を形成する工程は、前記半導体基板に高周波電力を印加しながら高密度プラズマＣＶＤ法によって行うことを特徴とする、請求項１に記載の半導体装置の製造方法。
6. 前記第１の絶縁膜を形成する工程は、熱ＣＶＤ法によって行うことを特徴とする、請求項１に記載の半導体装置の製造方法。
7. 前記第２の絶縁膜の表面を平坦化する工程の後に、前記半導体基板の表面に露出した前記第１の絶縁膜を弗硝酸により除去する工程をさらに含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
8. 半導体基板と、
   前記半導体基板の主面に形成された複数の素子と、
   隣接する各前記素子を素子分離するために前記半導体基板の主面に形成された溝部と、
   前記溝部に対して絶縁膜を埋め込んで形成される素子分離部とを備え、
   前記絶縁膜は、少なくとも表面がシリコンリッチであり、前記溝部を埋め込まないように形成された第１の絶縁膜としてのシリコン酸化膜と、当該溝部を埋め込むとともに前記半導体基板の主面を覆うように形成された第２の絶縁膜としてのシリコン酸化膜とからなることを特徴とする、半導体装置。
9. 前記第１の絶縁膜は、表面から前記半導体基板の深部に向かってシリコンの組成比が連続的または段階的に低下していることを特徴とする、請求項８に記載の半導体装置。
10. 前記第１の絶縁膜は、前記溝部の内壁に当接するように形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に形成され、少なくとも表面がシリコンリッチである第２のシリコン酸化膜とからなることを特徴とする、請求項８に記載の半導体装置。

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