KR930010986B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR930010986B1
KR930010986B1 KR1019900016413A KR900016413A KR930010986B1 KR 930010986 B1 KR930010986 B1 KR 930010986B1 KR 1019900016413 A KR1019900016413 A KR 1019900016413A KR 900016413 A KR900016413 A KR 900016413A KR 930010986 B1 KR930010986 B1 KR 930010986B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
insulating layer
etching
trench
mask
Prior art date
Application number
KR1019900016413A
Other languages
English (en)
Other versions
KR910008821A (ko
Inventor
요시오 바바
유타카 고시노
아키히코 오사와
사토시 야나기야
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR910008821A publication Critical patent/KR910008821A/ko
Application granted granted Critical
Publication of KR930010986B1 publication Critical patent/KR930010986B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a∼f도는 본 발명의 일실시예 방법의 주요한 공정을 나타낸 단면도.
제2도는 본 발명에 따른 마스크 후퇴량과 원형화량의 관계를 나타낸 곡선.
제3도는 트렌치의 코너원형을 불량에 따라 발생하는 결정결함을 설명하기 위한 단면도.
제4a∼d도는 각각 종래의 트렌치의 모서리를 둥글게 하는 방법의 주요한 공정을 순차로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 지지기판 2 : 절연막
3 : 실리콘기판 4, 10 : 산화막
5 : 트렌치 6, 7 : 모서리
8 : 측산화막(側酸化膜) 9 : 다결정 실리콘층
11 : 소자영역
[산업상의 이용분야]
본 발명은 집적회로에 있어서 각각의 소자간을 절연분리하는 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
집적회로에 있어서 각각의 소자간을 절연분리하는 것으로는 LOCOS법으로 처리된 피일드산화막이 알려져 있지만, 이 밖에 지지기판과 이 지지기판상의 절연층을 매개해서 접착된 반도체기판상에 상기 절연층에 이르는 홈(트렌치)을 설치하고, 그 홈내벽이 산화된 간격의 홈에 유전체를 매립한, 일본국 특허공고 소59-181814호 혹은 특허공고 소61-598542호에 기재되어 있는 바와 같은 산화막 접착 웨이퍼와 트렌치를 조합한 완전 유전체 분리구조를 이용하는 것이 있다.
이와 같은 소자분리 기술에서는 트렌치의 모서리부분을 둥글게 하는 기술이 필수적으로 되는데, 이러한 것은 트렌치의 모서리를 둥글게 하지 않으면 제조공정 도중에 지지기판상의 절연층과 반도체기판, 예를들면 SiO2와 Si의 팽창계수의 차이에 의해 산화성장 공정에서 트렌치의 모서리에 응력집중이 생기게 되고, 그 결과 응력에 비례하여 실리콘결정의 전위밀도(轉位密度)가 높아져서 그 트렌치의 모서리에 결정결함이 발생할 우려가 있기 때문이다.
여기서, 트렌치의 모서리를 둥글게 하는 것(이하, 모서리원형화라 칭함)에 관한 종래예로서, 1988년 10월의 응용물리학회에서 발표된 POST(Perfect Oxidation Shallow Trench)의 모서리원형과 방법을 제4도(a)~(d)에 나타낸 단면도를 참조하여 설명한다.
우선, 제4도(a)에 나타낸 바와 같이, 실리콘 반도체기판(11)상에 산화막(12), 질화막(13), 산화막(14)을 순차로 형성한 후, 소정 형상으로 패터닝하고, 이것을 마스크로 하여 RIE(Reactive Ion Etching)등으로 기판(11)에 트렌치(15)를 형성한다.
그리고, 제4도(b)에 나타낸 바와 같이, 희석 HF 용액으로 상기 마스크로서 이용한 산화막(12,14)을 수백 옹스트롬(Å) 에칭하여 트렌치(15)에서의 실리콘 반도체기판(11)의 모서리(16)를 노출시킨다.
다음에, 제4도(c)에 나타낸 바와 같이, 산화막(12)을 마스크로 하여 CDE(Chemical Dry Etching)법, 예를들면 CF4+O2분위기중의 플라즈마에칭으로 기판(11)의 모서리(16)를 제거한다.
이어, 제4도(d)에 나타낸 바와 같이, 상기 산화막(12), 질화막(13), 산화막(14)을 제거하고, 트렌치(15)의 측벽을 포함한 전면을 산화하여 산화막(17)을 형성하고 모서리(16)를 둥글게 한다.
이와 같은 모서리원형과 방법에 있어서 모서리가 둥글게 되는 상태를 제어하는 주요한 파라미터는 상기 제4도(b)에 나타낸 공정에서 희석 HF에 의한 마스크재료, 즉 산화막(12 : SiO2)의 후퇴량과, 그후의 공정인 상기 제14도(c)에 나타낸 공정에서의 CDE에 의한 모서리(16 ; Si)의 에칭량인데, 이 경우에, 마스크 재료의 후퇴량이 500Å 정도, CDE에 의한 에칭량이 1000Å 정도인 조건에서 모서리원형화가 이루어지게 된다.
그런데, 상기 완전유전체 분리구조에는 지지기판상의 절연층을 매개해서 적층된 반도체기판상에 상기 절연층에 이르는 트렌치가 설치되어 있고, 이 트렌치의 내벽을 산화시키는 경우, 절연층 즉 산화막과 밀착되는 반도체기판의 모서리부분이 상부와 저부에 존재하게 된다. 이 때문에 상부모서리와 저부모서리에 상기 그 둥글게 되는 상태를 제어하는 파라미터가 크게 의존하게 된다.
그러나, 상술한 방법에 의해 마스크재료의 후퇴량이 500Å 정도이고, CDE에 의한 에칭량이 1000Å 정도인 조건을 이용하여 원하는 완전 유전체 분리구조를 구성하더라도 상부모서리는 하여간 저부모서리에 대해서는 원형화를 이루기가 어렵게 된다. 그 결과 트렌치의 저부(低部)모서리에 응력집중이 일어나서 실리콘결정의 전위밀도(轉位密度)가 높아지게 됨으로써 그 트렌치의 저부모서리에 결정 결함이 발생하게 된다.
[발명이 해결하려고 하는 과제]
이와 같이 종래의 트렌치의 원형화장소가 상부모서리만인 제조방법을 트렌치의 원형화장소가 상부모서리와 저부모서리에 존재하는 소자 분리에 응용하게 되면 특히 저부모서리를 둥글게 하는 것이 어려워져서 기판에 결정 결함이 발생하기 쉽다는 결점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 사정을 고려해서 이루어진 것으로, 모서리에서의 결정결함의 발생을 억제하여 신뢰성이 높은 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 실현하기 위한 본 발명에 따른 반도체장치의 제조방법은 제1의 반도체기판의 표면상에 제1의 절연층을 매개해서 제2의 반도체기판을 접착하는 공정과, 상기 제2의 반도체기판의 표면상에 제2의 절연층을 형성하는 공정, 상기 제2의 절연층을 패터닝하여 개구부를 갖춘 마스크를 형성하는 공정, 상기 마스크를 이용하여 상기 제2의 반도체기판을 에칭하고 상기 제1의 절연층에 이르는 홈부를 형성하는 공정, 상기 제2의 절연층으로 이루어진 마스크를 에칭하여 상기 개구부의 형상을 크게 함과 더불어 상기 홈부에서 노출되어 있는 상기 제1의 절연층을 동시에 에칭하여 상기 홈부에 접하는 상기 제2의 반도체기판의 상부 및 저부의 각부를 노출시키는 공정, 등방성에칭기술로 상기 제2의 반도체기판의 상부 및 저부의 각부를 에칭해서 원호형상으로 움푹패이는 것을 양각부에 형성하는 공정 및, 열산화법으로 상기 홈부에서 노출되어 있는 상기 제2의 반도체기판 표면을 산화시켜 홈부의 내벽부에 상기 제1의 절연층과 접속되는 제3의 절연층을 형성하여 상기 제2의 반도체기판을 상기 홈부로 절연 분리하는 공정으로부터 구성되어, 상기 제2의 절연층으로 이루어진 마스크를 에칭해서 상기 개구부의 형상을 크게 할 때의 에칭량 및 상기 제2의 반도체기판의 상부 및 저부의 각이진 부분을 에칭할 때의 에칭량을 소정의 에칭량으로 정하도록 되어 있다.
[작용]
본 발명에서는 모서리가 둥글게 되도록 제어하는 주요한 파라미터에 착안하여, 그 파라미터를 소정의 범위로 한정함으로써, 상부모서리와 저부모서리 모두를 적당한 원형으로 만들어 그 부분에 결정결함이 발생하는 것을 막게 된다.
[실시예]
이하, 도면을 참조해서 본 발명을 실시예에 의거 설명한다.
제1도(a)~(f)는 본 발명에 따른 반도체장치의 제조방법을 공정순으로 나타낸 단면도이다.
우선, 제1도(a)에 나타낸 바와 같이, 실리콘 지지기판(1)상에 열산화법 등으로 절연막(2)을 1.5㎛ 정도 형성하고 그 위에 20㎛ 정도의 실리콘기판(3)을 접착한다. 그 후에 실리콘기판(3)상에 열산화법 등에 의해 형성된 산화막(4)을 소정 형상으로 패터닝하고 이것을 마스크로 하여 RIE(Reactive Ion Etching)기술로 폭 2㎛ 정도, 깊이 20㎛ 정도의 트렌치(5)를 기판(3)을 매개해서 절연막(2)에 이르도록 형성한다.
그리고, 제1도(b)에 나타낸 바와 같이, 희석한 HF 용액에 담가서 마스크로서 이용한 산화막(4)을 에칭시켜 후퇴시키게 되는데, 이때 실리콘 산화막인 절연막(2)도 동시에 에칭되어 실리콘기판(3)의 상부 및 저부모서리(6,7)가 노출되게 된다.
다음에, 제1도(c)에 나타낸 바와 같이, CDE(Chemical Dry Etching) 기술로 실리콘을 등방적(等方的)으로 에칭해서 실리콘기판(3)의 노출되어 있는 모서리(6,7)를 제거한다.
이어, 제1도(d)에 나타낸 바와 같이, 1050℃의 산화 분위기중에서 150분간 열산화처리를 실행하여 트렌치(5)의 측벽에 8000Å 정도의 측산화막(側酸化膜 ; 8)을 형성하게 되는 바, 이에 따라 모서리(6,7)가 둥글어지게 된다.
다음에, 제1도(e)에 나타낸 바와 같이, 감압 CVD법으로 다결정 실리콘층(9)을 1.8㎛ 정도 퇴적함으로써 트렌치(5)의 내부를 다결정 실리콘층(9)으로 매립하고, 제1도(f)에 나타낸 바와 같이 트렌치(5) 내부의 다결정 실리콘층(9)이 남도록 CDE 기술을 이용하여 표면상을 에칭한다. 그 후에, 1050℃의 산화 분위기중에서 150분간 열산화처리하여 다결정 실리콘층(9)의 상부에 산화막(10)을 퇴적함으로써, 절연 분리된 각각의 소자영역을 형성하게 된다.
상기 실시예 방법에 의하면 상술한 모서리가 둥글게 되는 상태를 제어하는 주요한 파라미터, 즉 여기서는 제1도(b)의 공정의 희석한 HF로 산화막(4)을 후퇴시킬 때의 마스크 후퇴량 및, 제1도(c)의 공정의 CDE에 의한 모서리(6,7)의 둥글게 되는 양(원형화량)에 본 발명의 반도체장치의 신뢰성이 크게 의존하게 된다.
즉, 제2도의 마스크 후퇴량-원형화량 관계도로 나타낸 바와 같이, 측산화막을 상기 실시예와 마찬가지로 8000Å 형성한 것으로 하고, 마스크 후퇴화량을 X, 원형량을 Y로 한다면, 대략 X＞3000Å이면서 Y≥2000Å의 영역에서 결함이 발생하지 않음을 판단할 수 있다. 그 이외의 영역에서는 제3도에 나타낸 바와 같이, 상기 제1도(d)의 공정과 마찬가지로 해서 트렌치(5)의 측벽에 8000Å 정도의 측산화막(8)을 형성하면 저부의 모서리(7)가 둥글게 되지 않고 그곳에 결정결함부(12)가 발생할 가능성이 커지게 됨으로써, 반도체장치의 신뢰성의 저하가 초래되게 된다.
따라서, 트렌치의 모서리를 둥글게 하기 위해서는 상기 마스크 후퇴량 및 원형화량이 주요한 파라미터로 되고, 또 상술한 조건을 무시할 수 없게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면 트렌치의 모서리에 결정결함이 발생되는 것을 억제하여 신뢰성이 높은 반도체장치의 제조방법을 제공할 수 있다.

Claims (2)

  1. 제1의 반도체기판(1)의 표면상에 제1의 절연층(2)을 매개해서 제2의 반도체기판(3)을 접착하는 공정과, 상기 제2의 반도체기판(3)의 표면상에 제2의 절연층(4)을 형성하는 공정, 상기 제2의 절연층(4)을 패터닝해서 개구부를 갖춘 마스크를 형성하는 공정, 상기 마스크를 이용해서 상기 제2의 반도체기판(3)을 에칭하여 상기 제1의 절연층(2)에 이르는 홈부(5)를 형성하는 공정, 상기 제2의 절연층(4)으로 이루어진 마스크를 에칭하여 상기 개구부의 형상을 크게 함과 더불어 상기 홈부(5)에서 노출되어 있는 상기 제1의 절연층(2)을 동시에 에칭하여 그 홈부(5)에 접하는 상기 제2의 반도체기판(3)의 상부 및 저부의 각이진 부분(6,7)을 노출시키는 공정, 등방성 에칭기술로 상기 제2의 반도체기판(3)의 상부 및 저부의 각이진 부분(6,7)을 에칭하여 그 양 각이진 부분(6,7)이 원호형상으로 움푹 파여지게 형성하는 공정 및, 열산화법으로 상기 홈부(5)에서 노출되어 있는 상기 제2의 반도체기판(3) 표면을 산화시켜 그 홈부(5)의 내벽부에 상기 제1의 절연층(2)과 접하는 제3의 절연층(8)을 형성하여 상기 제2의 반도체기판(3)을 상기 홈부(5)로 절연 분리하는 공정을 구비하여 구성된 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제2의 절연층(4)으로 이루어진 마스크를 에칭하여 상기 개구부의 형상을 크게 할 때의 에칭량이 3000Å 보다도 크고, 또 상기 제2의 반도체기판의 상부 및 저부의 각이진 부분(6,7)을 에칭할 때의 에칭량이 2000Å 전후인 것을 특징으로 하는 반도체장치의 제조방법.
KR1019900016413A 1989-10-16 1990-10-16 반도체장치의 제조방법 KR930010986B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP89-268544 1989-10-16
JP1268544A JPH03129854A (ja) 1989-10-16 1989-10-16 半導体装置の製造方法
JP1-268544 1989-10-16

Publications (2)

Publication Number Publication Date
KR910008821A KR910008821A (ko) 1991-05-31
KR930010986B1 true KR930010986B1 (ko) 1993-11-18

Family

ID=17460006

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900016413A KR930010986B1 (ko) 1989-10-16 1990-10-16 반도체장치의 제조방법

Country Status (5)

Country Link
US (1) US5084408A (ko)
EP (1) EP0423722B1 (ko)
JP (1) JPH03129854A (ko)
KR (1) KR930010986B1 (ko)
DE (1) DE69033595T2 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006714B1 (ko) * 1990-05-28 1996-05-22 가부시끼가이샤 도시바 반도체 장치의 제조 방법
EP0562127B1 (en) * 1991-10-14 2001-04-25 Denso Corporation Method for fabrication of semiconductor device
US5561073A (en) * 1992-03-13 1996-10-01 Jerome; Rick C. Method of fabricating an isolation trench for analog bipolar devices in harsh environments
WO1993026041A1 (en) * 1992-06-17 1993-12-23 Harris Corporation Bonded wafer processing
EP0603106A2 (en) * 1992-12-16 1994-06-22 International Business Machines Corporation Method to reduce stress from trench structure on SOI wafer
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
DE59405680D1 (de) * 1993-06-23 1998-05-20 Siemens Ag Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
JP3396553B2 (ja) * 1994-02-04 2003-04-14 三菱電機株式会社 半導体装置の製造方法及び半導体装置
DE4407992A1 (de) * 1994-03-10 1995-05-04 Bosch Gmbh Robert Verfahren zur Bearbeitung von Siliziumwafern
US5478758A (en) * 1994-06-03 1995-12-26 At&T Corp. Method of making a getterer for multi-layer wafers
US5750432A (en) * 1995-06-07 1998-05-12 Harris Corporation Defect control in formation of dielectrically isolated semiconductor device regions
JPH09172061A (ja) * 1995-12-18 1997-06-30 Fuji Electric Co Ltd 半導体装置の製造方法
US5861104A (en) * 1996-03-28 1999-01-19 Advanced Micro Devices Trench isolation with rounded top and bottom corners and edges
US5904543A (en) * 1996-03-28 1999-05-18 Advanced Micro Devices, Inc Method for formation of offset trench isolation by the use of disposable spacer and trench oxidation
US5933746A (en) 1996-04-23 1999-08-03 Harris Corporation Process of forming trench isolation device
TW388100B (en) * 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
US6121552A (en) * 1997-06-13 2000-09-19 The Regents Of The University Of Caliofornia Microfabricated high aspect ratio device with an electrical isolation trench
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
US5929508A (en) * 1998-05-21 1999-07-27 Harris Corp Defect gettering by induced stress
US6291875B1 (en) 1998-06-24 2001-09-18 Analog Devices Imi, Inc. Microfabricated structures with electrical isolation and interconnections
US6518145B1 (en) 1998-08-06 2003-02-11 International Business Machines Corporation Methods to control the threshold voltage of a deep trench corner device
US6433401B1 (en) 1999-04-06 2002-08-13 Analog Devices Imi, Inc. Microfabricated structures with trench-isolation using bonded-substrates and cavities
US6703679B1 (en) 1999-08-31 2004-03-09 Analog Devices, Imi, Inc. Low-resistivity microelectromechanical structures with co-fabricated integrated circuit
JP2001319968A (ja) * 2000-05-10 2001-11-16 Nec Corp 半導体装置の製造方法
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
US6521510B1 (en) * 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
US20030048036A1 (en) * 2001-08-31 2003-03-13 Lemkin Mark Alan MEMS comb-finger actuator
US6738539B2 (en) 2001-10-03 2004-05-18 Continuum Photonics Beam-steering optical switching apparatus
DE102004017073B4 (de) * 2004-04-07 2012-04-19 X-Fab Semiconductor Foundries Ag Verfahren zur Erzeugung von dielektrisch isolierenden Gräben (trenches) der SOI-Technologie für höhere Spannungen mit abgerundeten Kanten
US7129149B1 (en) 2004-06-07 2006-10-31 Integrated Device Technology, Inc. Method for forming shallow trench isolation structure with anti-reflective liner
US7176104B1 (en) 2004-06-08 2007-02-13 Integrated Device Technology, Inc. Method for forming shallow trench isolation structure with deep oxide region
JP5849112B2 (ja) * 2014-02-03 2016-01-27 株式会社 日立パワーデバイス 半導体装置
DE102016115334B4 (de) * 2016-08-18 2023-11-09 Infineon Technologies Ag SOI-Insel in einem Leistungshalbleiterbauelement und ein Verfahren zu dessen Herstellung

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3391023A (en) * 1965-03-29 1968-07-02 Fairchild Camera Instr Co Dielecteric isolation process
US3343255A (en) * 1965-06-14 1967-09-26 Westinghouse Electric Corp Structures for semiconductor integrated circuits and methods of forming them
JPS5329551B2 (ko) * 1974-08-19 1978-08-22
CA1038969A (en) * 1974-08-21 1978-09-19 Samuel Ponczak Edge contouring of semiconductor wafers
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法
US4639288A (en) * 1984-11-05 1987-01-27 Advanced Micro Devices, Inc. Process for formation of trench in integrated circuit structure using isotropic and anisotropic etching
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
GB2200794A (en) * 1986-11-19 1988-08-10 Plessey Co Plc Semiconductor device manufacture
JPS63314844A (ja) * 1987-06-18 1988-12-22 Toshiba Corp 半導体装置の製造方法
JP2635607B2 (ja) * 1987-08-28 1997-07-30 株式会社東芝 半導体装置の製造方法
JPH01179342A (ja) * 1988-01-05 1989-07-17 Toshiba Corp 複合半導体結晶体

Also Published As

Publication number Publication date
KR910008821A (ko) 1991-05-31
DE69033595T2 (de) 2001-03-08
JPH0580148B2 (ko) 1993-11-08
US5084408A (en) 1992-01-28
DE69033595D1 (de) 2000-08-24
EP0423722A3 (en) 1993-01-13
EP0423722A2 (en) 1991-04-24
JPH03129854A (ja) 1991-06-03
EP0423722B1 (en) 2000-07-19

Similar Documents

Publication Publication Date Title
KR930010986B1 (ko) 반도체장치의 제조방법
US6326282B1 (en) Method of forming trench isolation in a semiconductor device and structure formed thereby
US5480832A (en) Method for fabrication of semiconductor device
KR100195208B1 (ko) 반도체 장치의 소자분리막 형성 방법
US4916086A (en) Method of manufacturing a semiconductor device having rounded trench corners
KR20030013122A (ko) 반도체 소자 및 그 제조방법
KR100287181B1 (ko) 트렌치소자분리영역을갖는반도체소자및그제조방법
KR100244272B1 (ko) 반도체소자의 격리막 형성방법
KR100325609B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
JP3049904B2 (ja) 誘電体分離ウエハの製造方法
KR19990021366A (ko) 반도체 장치의 소자 분리방법
KR100245097B1 (ko) 필드산화막 제조방법
KR0179790B1 (ko) 반도체 소자의 격리막 제조방법
JPH0522390B2 (ko)
KR100277435B1 (ko) 반도체 장치의 트렌치 격리 형성 방법
KR100515037B1 (ko) 트렌치 격리 제조 방법
KR100408863B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR20010001201A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR19990042453A (ko) 반도체소자의 소자분리막 제조방법
KR940005720B1 (ko) 반도체 장치의 소자분리 제조방법
KR100223758B1 (ko) 반도체 소자의 소자 분리 산화막 형성방법
KR100440266B1 (ko) 반도체 소자의 필드 산화막 형성 방법
KR20000044656A (ko) 반도체 소자의 소자분리막 형성 방법
JPS63197355A (ja) 半導体装置の製造方法
KR20050000056A (ko) 반도체 소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091028

Year of fee payment: 17

EXPY Expiration of term