JP5849112B2

JP5849112B2 - 半導体装置

Info

Publication number: JP5849112B2
Application number: JP2014018301A
Authority: JP
Inventors: 裕士島; 神岡　秀和; 秀和神岡; 哲男織田; 栗田　信一; 信一栗田
Original assignee: Hitachi Power Semiconductor Device Ltd
Current assignee: Hitachi Power Semiconductor Device Ltd
Priority date: 2014-02-03
Filing date: 2014-02-03
Publication date: 2016-01-27
Anticipated expiration: 2028-12-03
Also published as: JP2014103413A

Description

本発明は、半導体装置に係わり、特にSOI（silicon on insulator）基板に形成された誘電体分離型のパワー半導体装置に関するものである。

パワー半導体装置は、モータ等の電気機器を制御するために用いられる大電力の半導体装置である。近年、省エネ・環境負荷低減の要求によりモータ制御におけるインバータ制御が普及し、パワー半導体装置の需要が急伸している。また、制御効率の向上を目的とした高電圧・大電流化（大電力化）や小型化を目的とした素子の高集積化がさらに進展し、半導体装置に要求される性能や使用環境なども益々厳しくなってきている。

このような背景の下、半導体素子間の絶縁耐圧が数10〜数100 Vと高耐圧のパワー半導体装置においては、集積化する各半導体素子を誘電体で分離する方法がよく用いられている。誘電体分離の半導体装置は、誘電体膜（例えば、酸化絶縁膜：SiO₂膜）で半導体素子間を分離することから、pn接合分離の場合と異なりラッチアップ現象がなく、論理回路とパワースイッチ部とをワンチップ化（すなわち小型化）することが可能であり、また高耐圧化に有利である。

従来技術として、特許文献１では、半導体基板の第１主面から第２主面まで到達するトレンチと、該トレンチを充填する絶縁部材と、該絶縁部材と接続し前記第２主面を被覆する絶縁膜とからなる絶縁分離領域を有する半導体装置において、前記絶縁部材の先端が前記第２主面の表面より凹状となる半導体装置が開示されている。特許文献１の半導体装置は、前記絶縁部材の先端を前記第２主面の表面から引っ込ませた凹状とすることで、半導体基板の底部（第２の主面とトレンチの境目）のコーナーが丸められて、この箇所での電界集中が緩和され良好な絶縁耐圧を得ることができるとされている。

特許文献１の半導体装置の製造方法は、記載にあるように、パターニングされた分離用トレンチを半導体基板の第１主面から形成した後に、該基板の裏面から研削してトレンチ内の絶縁部材を露出させ、該基板を区画分離している。この時、区画された半導体基板がバラバラにならないように、予め基板表面（第１主面の表面）に層間絶縁膜を形成してから基板裏面の研削を行っている。その後、第２主面上に絶縁膜と支持体基板を形成して半導体装置を製造している。これにより、バルクシリコン基板を用いてSOI基板と同等の機能を提供することができるとされている。

また、特許文献２では、SOI基板を用いてトレンチ構造を有する半導体装置の製造方法が開示されており、SOI基板へのトレンチの形成において製造工程を簡素化することができるとされている。

特開２００６−３３２４７８号公報特開平９−１７８５６号公報

しかしながら、特許文献１の絶縁分離基板は、その製造途中において熱膨張係数や熱伝導率の異なる素材で複雑に分離・積層された状態になることから、基板裏面の研削後に行われる工程（例えば、熱処理を伴う工程）において基板の反り（湾曲）や歪みが生じ易く半導体装置の製品歩留まりが低下することが懸念される。

一方、SOI基板を用いた誘電体分離型のパワー半導体装置（例えば、特許文献２の半導体装置）においては、上述のような基板の反り（湾曲）や歪みに起因した製品歩留まりの低下はほとんど起こらないが、近年、素子分離用トレンチの形成プロセスの何かに起因した漏れ電流によってデバイス特性が劣化してしまう（すなわち製品歩留まりが低下する）場合が散見されるようになった。また、特許文献１の絶縁分離基板においても、同様のデバイス特性劣化が生じることがあった。パワー半導体装置の大電力化に対応するためには誘電体分離されるシリコン活性層（単結晶島）の厚さを増大させることが有利であるが、シリコン活性層（単結晶島）の厚さが増大するにつれて素子分離用トレンチの形成が難しくなる。言い換えると、素子分離用トレンチの形状およびその制御は、特にパワー半導体装置の製品歩留まりに大きな影響を及ぼすことから非常に重要な課題である。

従って、本発明の目的は、SOI基板を用いたパワー半導体装置における漏れ電流によるデバイス特性の劣化を防止し、素子分離用トレンチの形状を制御することにより高い製品歩留まりで誘電体分離型の半導体装置を提供することにある。

本発明は、上記目的を達成するため、SOI基板を用い、前記SOI基板中の中間絶縁膜と閉ループのトレンチとによって区画分離された単結晶島を有する誘電体分離型の半導体装置であって、
前記トレンチは、その内壁が該トレンチを挟んで互いに接触していない側壁絶縁膜によるトレンチ側壁部と前記中間絶縁膜によるトレンチ底部とで構成され、多結晶シリコンが該トレンチ内に充満されており、
前記トレンチ側壁部は側壁平面部と側壁曲面部とを有し、前記側壁平面部が前記側壁曲面部を介して前記トレンチ底部と接続しており、
前記側壁曲面部は、前記トレンチの内部に向かって凸状の曲面であり、かつ前記側壁曲面部と前記トレンチ底部と前記単結晶島との境界部分に掛かる酸化誘起応力が500 MPa以上とならないように、該曲面の曲率半径が0.2μm以上10μm以下であることを特徴とする半導体装置を提供する。

また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置において、以下のような改良や変更を加えることができる。
（１）単結晶島の厚さが5μm以上100μm以下である。
（２）前記側壁曲面部の曲率半径が前記単結晶島の厚さの1％以上10％以下である。
（３）前記側壁曲面部の高さが0.2μm以上10μm以下であり、前記側壁曲面部の幅が0.2μm以上10μm以下である。なお、側壁曲面部の高さとは、トレンチ底部の表面からトレンチの深さ方向（トレンチ開口部へ向かう方向）で側壁平面部と接続する位置までの距離と定義する。また、側壁曲面部の幅とは、トレンチ底部と接続する位置からトレンチ内部へ向かう方向（トレンチ深さ方向と垂直の方向）で側壁平面部と接続する位置までの距離と定義する。（それぞれ後述する図４参照）
（４）前記側壁曲面部の高さが前記単結晶島の厚さの1％以上10％以下であり、前記側壁曲面部の幅が前記単結晶島の厚さの1％以上10％以下である。
（５）前記トレンチ内のトレンチ最狭部の幅が0.1μm以上6μm以下である。
（６）前記トレンチ最狭部の幅が前記単結晶島の厚さの1％以上6％以下である。
（７）前記側壁平面部が0°より大きく15°以下のテーパー角を有する。
（８）前記側壁絶縁膜の厚さが0.5μm以上5μm以下である。

本発明によれば、SOI基板を用いたパワー半導体装置において、漏れ電流によるデバイス特性の劣化を防止することができ、高い製品歩留まりで誘電体分離型の半導体装置を提供することができる。

従来の半導体装置の製造プロセスの１例を示す断面模式図である。漏れ電流によるデバイス特性劣化が起きた半導体装置を示す断面模式図である。トレンチの側壁絶縁膜厚さと単結晶島底部のコーナー部に掛かる酸化誘起応力との関係の１例を示したグラフである。本発明の実施形態に係る半導体装置の１例を示す断面模式図である。本発明に係る半導体装置の製造プロセスの１例を示す断面模式図である。オーバーエッチング量と側壁曲面部の曲率半径との関係を示したグラフである。側壁曲面部の曲率半径と単結晶島底部のコーナー部に掛かる酸化誘起応力との関係の１例を示したグラフである。

本発明者らは、SOI基板に形成する誘電体分離型の半導体装置における素子分離用トレンチの形成プロセスに関する詳細な調査・解析を行い、漏れ電流が生じる要因を解明したことに基づき本発明を完成させた。

はじめに、従来の半導体装置およびその製造プロセスについて説明する。図１は、従来の半導体装置の製造プロセスの１例を示す断面模式図である。まず、図１(ａ)に示すように、所定の厚さを有するシリコン単結晶基板1が中間絶縁層2を介して支持体基板3上に形成されているSOI基板10を用意する。SOI基板の製造方法は、SIMOX（Separation by Implantation of Oxygen）方式でも張り合わせ方式でもよい。

次に、シリコン単結晶基板1の表面を酸化して酸化膜4（例えばSiO₂膜）を形成し、ホトリソグラフ法等でトレンチ領域のパターンニングを行い、異方性ドライエッチング等の方法によりトレンチ領域5’の酸化膜4を除去する。その後、図１(ｂ)に示すように、残された酸化膜4をマスクとして異方性ドライエッチング等の方法によりトレンチ領域5’を形成する。これにより、トレンチ領域5’と中間絶縁層2によって区画分離された単結晶島1’が形成される。

なお、異方性ドライエッチングにはμ波ドライエッチング装置やICP（Inductively coupled plasma）ドライエッチング装置等が用いられ、エッチングガスにはCl₂、SF₆、HBr、O₂等が一般的に用いられる。例えば、エッチングガスとしてCl₂とO₂ガスを用いμ波ドライエッチングを行った場合、シリコン結晶と絶縁膜のエッチング選択比（シリコン結晶のエッチングレート／シリコン酸化膜のエッチングレート）が15〜30程度あることから、中間絶縁層2がエッチングストッパとしての役割を果たしトレンチ領域5’が形成される。

次に、HF液等を用いてマスクとして利用した酸化膜4を全て除去した後、図１(ｃ)に示すように、単結晶島1’の表面とトレンチ領域5’の内面を熱酸化させて絶縁膜（表面絶縁膜6’と側壁絶縁膜6）を形成してトレンチ5を構成する。

次に、低温（約500〜800℃）の気相成長法（例えばCVD（Chemical Vapor Deposition）法）を用いて多結晶シリコン7をトレンチ5が完全に埋まる厚さで堆積させる。その後、単結晶島1’の表面に堆積した多結晶シリコン7をエッチング（例えば、研磨、化学的プラズマまたは溶液）によって除去する。その結果、図１(ｄ)に示すように、多結晶シリコン7はトレンチ5内部にのみ残り、単結晶島1’の表面は全て表面絶縁膜6’に覆われている構造となる。以上のような工程により、SOI基板10を用いた誘電体分離基板10’が製造される。

上記のように製造した誘電体分離基板10’に対し、通常のLSI製造プロセスと同様のプロセスを施すことで単結晶島1’上に半導体素子15（図２参照）を形成する。その後、パターンニングしたメタル薄膜配線等により半導体素子間を結線して半導体装置11（図２参照）が製造される。

前述したように、近年、従来の半導体装置における漏れ電流によるデバイス特性の劣化が散見されるようになってきた。そこで、漏れ電流によるデバイス特性劣化が起きる半導体装置およびその製造プロセスを詳細に調査検討したところ、次のようなことが明らかになった。図２は、漏れ電流によるデバイス特性劣化が起きた半導体装置を示す断面模式図である。

図２に示したように、漏れ電流によって半導体素子11の特性劣化が起きた半導体装置11には、単結晶島1’底部のコーナー部8（側壁絶縁膜6と中間絶縁層2と単結晶島1’との境界部分）から結晶欠陥9が発生していた。この結晶欠陥9は、単結晶島1’の表面が(1 0 0)_Siであるのに対して約58°の角度を有していたことから、(1 1 1)_Si面に沿った欠陥と考えられた。また、トレンチ底部近傍で側壁絶縁膜6同士が接触している領域（すなわち、熱酸化膜のみでトレンチ5が埋まっている領域）が存在していた。

これらのことから、漏れ電流によるデバイス特性劣化が起きたメカニズムモデルは、次のように考えられた。まず、熱酸化により側壁絶縁膜6を形成する工程においてトレンチ5（特にトレンチ底部近傍）が熱酸化膜のみで埋まってしまう領域が形成される。この時、シリコン結晶とシリコン酸化膜の密度差に起因する応力（酸化誘起応力）が埋められたトレンチ底部近傍で発生し、単結晶島1’のコーナー部8を起点として格子歪みによる結晶欠陥9が生じる。その結果、半導体装置11において、結晶欠陥9に沿った漏れ電流が発生し、半導体素子15の特性が劣化する。上記メカニズムによれば、特許文献１の半導体装置においても同様のデバイス特性劣化が生じることが説明できる。

このモデルを検証するために次のような実験を行った。図１，２に示したような従来の半導体装置を製造する過程において、側壁絶縁膜6の厚さを変化させて単結晶島1’への結晶欠陥9の発生の有無と単結晶島底部のコーナー部8に掛かる酸化誘起応力とを調査・解析した。製造した半導体装置としては、トレンチ領域5’の最狭部の幅が2μmで単結晶島1’の厚さが15μmのものとした。なお、側壁絶縁膜6は、一般的に単結晶島1’の側壁内部に染み込むように形成される厚さと単結晶島1’の側壁外層（トレンチ領域5’の内部方向）に形成される厚さがほぼ1：1の関係になるように形成される。すなわち、側壁絶縁膜6の厚さが2μmになるとトレンチ領域5’の最狭部が側壁絶縁膜6で閉塞されることになる。結果を図３に示す。図３は、トレンチの側壁絶縁膜厚さと単結晶島底部のコーナー部に掛かる酸化誘起応力との関係の１例を示したグラフである。

図３に示したように、側壁絶縁膜6の厚さが厚くなるに従ってコーナー部8に掛かる酸化誘起応力が増大し、少なくとも側壁絶縁膜6の厚さ2μmで結晶欠陥9が発生することが確認された。また、格子歪みによる結晶欠陥が発生する酸化誘起応力を解析したところ、単結晶島1’のコーナー部8に500 MPa以上の応力が掛かると結晶欠陥が発生することが判った。この検証実験から、上記モデルが正しいことが確認された。一方、熱酸化により側壁絶縁膜6を形成する工程においてトレンチ5が熱酸化膜のみで埋まってしまう要因としては、近年の素子高集積化要求を満たすため、トレンチ幅が減少傾向にあることが関係していると考えられた。

以下、図を参照しながら本発明に係る実施形態を説明する。なお、本発明はここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で組合せや改良が適宜可能である。また、本明細書の図面中で同義の部分には同一の符号を付して重複する説明を省略する。

〔本発明の実施形態〕
（半導体装置の構造）
図４は、本発明の実施形態に係る半導体装置の１例を示す断面模式図である。図４示すように、本実施形態に係る半導体装置21は、SOI基板を用いて製造されており、該SOI基板中の中間絶縁膜2と閉ループのトレンチ5とによって区画分離された誘電体分離型の半導体装置である。トレンチ5の内壁は、該トレンチを挟んで互いに接触していない側壁絶縁膜6によるトレンチ側壁部と中間絶縁膜2によるトレンチ底部とで構成されている。側壁絶縁膜6によるトレンチ側壁部は、側壁平面部61と側壁曲面部62とを有し、側壁平面部61が側壁曲面部62を介して中間絶縁膜2によるトレンチ底部と接続している。側壁曲面部62は、トレンチ5の内部に向かって凸状の曲面であり、かつ該曲面の曲率半径621が0.2μm以上10μm以下である。より好ましくは、曲率半径621が0.2μm以上8μm以下であり、更に好ましくは3.5μm以上8μm以下である。

側壁曲面部62の曲率半径621が上記の下限を外れると、単結晶島1’底部のコーナー部8が小さくなって（角張ってきて）コーナー部8に酸化誘起応力が集中するため結晶欠陥が発生し易くなることから好ましくない。一方、曲率半径621が上記の上限を外れると、多結晶シリコン7の充填が不完全になり易くなる（空隙が残存し易くなる）ことから好ましくない。なお、側壁曲面部62は、単一の曲率半径621を有する曲面である必要は無く、前記曲率半径範囲内の曲面を含む複合曲面でもよい。また、側壁曲面部62の曲率半径621は、後述する「単結晶島1’の厚さT1’」の1％以上10％以下の値であることが好ましい。ただし、曲率半径621の下限は0.2μmが優先される。

側壁曲面部62の高さ622は、上記と同様の理由により、中間絶縁膜2によるトレンチ底部の表面からトレンチ5の深さ方向に0.2μm以上10μm以下であることが好ましい。より好ましくは、高さ622が0.2μm以上8μm以下であり、更に好ましくは3.5μm以上8μm以下である。また、側壁曲面部62の幅623は、トレンチ底部と接続する位置からトレンチ内部へ向かう方向に0.2μm以上10μm以下であることが好ましい。より好ましくは、幅623が0.2μm以上8μm以下であり、更に好ましくは3.5μm以上8μm以下である。コーナー部8への応力集中を緩和する観点においては「曲率半径621≒高さ622≒幅623」であることが最も好ましいが、それに限定されるものではない。なお、曲率半径621と同様に、側壁曲面部62の高さ622および幅623は、それぞれ「単結晶島1’の厚さT1’」の1％以上10％以下の値であることが好ましい。ただし、それぞれの下限は0.2μmが優先される。

側壁絶縁膜6による側壁平面部61は、0°より大きく15°以下のテーパー角611を有することが好ましく、0°より大きく10°以下がより好ましい。テーパー角611が0°未満（すなわちマイナス側）の場合、トレンチ5が逆テーパー形状となり多結晶シリコン7を充填する際に空隙ができ易く、コロナ放電による耐圧不良の原因となることから好ましくない。また、テーパー角611が15°より大きい場合、素子の高集積化要求に反するとともに、多結晶シリコン7を充填する際のオーバーハング成長（雪庇状の堆積）によってトレンチ5内に空隙ができ易く、コロナ放電による耐圧不良の原因となることから好ましくない。

なお、側壁平面部61が所定のテーパー角を有することは、トレンチ最狭部51が側壁平面部61の領域内（側壁曲面部62以外の領域）に形成されることを意味する。詳細なメカニズムは現段階で解明されていないが、このような構成（構造）にすることでパワー半導体装置（特に高耐圧のパワー半導体装置）における耐久性（信頼性）の向上に寄与していると考えられる。

トレンチ最狭部51の幅は、0.1μm以上6μm以下であることが望ましい。トレンチ5内の側壁曲面部62に挟まれた空間に多結晶シリコン7をしっかりと充填する観点から、トレンチ最狭部51の幅は少なくとも0.1μm以上であることが望ましい。トレンチ最狭部51の幅が0.1μm未満になると、空隙が残存し易くコロナ放電による耐圧不良の原因となることから好ましくない。一方、トレンチ最狭部51の幅は6μm以下であることが望ましい。トレンチ最狭部51の幅が6μmより大きくなると、素子の高集積化要求に反するとともに、上述と同様にオーバーハング成長による空隙ができ易く、コロナ放電に起因する耐圧不良となることから好ましくない。より望ましいトレンチ最狭部51の幅は、1μm以上3μm以下である。また、トレンチ最狭部51の幅は、後述する「単結晶島1’の厚さT1’」の1％以上6％以下の値であることが好ましい。ただし、トレンチ最狭部51の幅の下限は0.1μmが優先される。

単結晶島1’の厚さT1’は、100μm以下であることが望ましい。前述したように、パワー半導体装置の大電力化に対応するためには、誘電体分離されるシリコン活性層（単結晶島1’）の厚さを増大させることが有利である。この観点において、単結晶島1’の厚さT1’は、5μm以上100μm以下であることがより望ましく、20μm以上100μm以下であることが更に望ましい。

側壁絶縁膜6の厚さは、5μm以下であることが望ましい。必要とされる側壁絶縁膜6の厚さは、半導体装置21の耐圧設計にも依存するが、素子の高集積化や工業的生産性の観点から0.5μm以上5μm以下であることがより望ましい。また、側壁絶縁膜6の厚さは、側壁曲面部62の曲率半径621以下の値になるように設定されることが更に望ましい。言い換えると、必要とされる側壁絶縁膜6の厚さ以上の値となるように側壁曲面部62の曲率半径621を設定することが望ましい。

（半導体装置の製造方法）
次に、本発明に係る半導体装置の製造プロセスについて説明する。図５は、本発明に係る半導体装置の製造プロセスの１例を示す断面模式図である。本発明に係る半導体装置は、基本的に図１に示した「従来の半導体装置の製造プロセス」と同様の手順で製造可能であるが、トレンチ領域5’の形成工程における「テーパー角を有する側壁平面部を形成する点」と「オーバーエッチング量を制御して側壁曲面部の形状を制御する点」、および側壁絶縁膜6の形成工程における「側壁絶縁膜の厚さを制御する点」において、「従来の半導体装置の製造プロセス」と異なる。

まず、図５(ａ)に示すように、所定の厚さを有するシリコン単結晶基板1が中間絶縁層2を介して支持体基板3上に形成されているSOI基板10を用意する。SOI基板の製造方法は、SIMOX（Separation by Implantation of Oxygen）方式でも張り合わせ方式でもよい。

次に、シリコン単結晶基板1の表面を酸化して酸化膜4（例えばSiO₂膜）を形成し、ホトリソグラフ法等でトレンチ領域のパターンニングを行い、異方性ドライエッチング等の方法によりトレンチ領域5’の酸化膜4を除去する。その後、図５(ｂ)に示すように、残された酸化膜4をマスクとして異方性ドライエッチング等の方法によりトレンチ領域5’を形成する。このとき、エッチングの方向およびオーバーエッチング量を制御して、それぞれ側壁平面部のテーパー角と側壁曲面部の形状とを制御する。これにより、形状制御されたトレンチ領域5’と中間絶縁層2によって区画分離された単結晶島1’が形成される。なお、オーバーエッチング量と側壁曲面部の曲率との関係は後述する。

次に、HF液等を用いてマスクとして利用した酸化膜4を全て除去した後、図５(ｃ)に示すように、単結晶島1’の表面とトレンチ領域5’の内面を熱酸化させて絶縁膜（表面絶縁膜6’と側壁絶縁膜6）を形成してトレンチ5を構成する。このとき、側壁絶縁膜6の厚さを制御するように熱酸化処理条件を制御する。例えば、水素と酸素の混合雰囲気下において温度1200℃で120〜130分間の熱処理を施すことで厚さ約1μmの絶縁膜を形成することができる。これにより、トレンチ最狭部51の幅が0.1μm以上6μm以下となるように制御する。

次に、低温（約500〜800℃）の気相成長法（例えばCVD（Chemical Vapor Deposition）法）を用いて多結晶シリコン7をトレンチ5が完全に埋まる厚さで堆積させる。その後、単結晶島1’の表面に堆積した多結晶シリコン7をエッチング（例えば、研磨、化学的プラズマまたは溶液）によって除去する。その結果、図５(ｄ)に示すように、多結晶シリコン7はトレンチ5内部にのみ残り、単結晶島1’の表面は全て表面絶縁膜6’に覆われている構造となる。以上のような工程により、SOI基板10を用いた誘電体分離基板20’が製造される。

上記のように製造した誘電体分離基板20’に対し、通常のLSI製造プロセスと同様のプロセスを施すことで単結晶島1’上に半導体素子15（図４参照）を形成する。その後、パターンニングしたメタル薄膜配線等により半導体素子間を結線して半導体装置21（図４参照）が製造される。

（側壁曲面部の形状制御）
次に、側壁曲面部の形状制御について説明する。図６は、オーバーエッチング量と側壁曲面部の曲率半径との関係を示したグラフである。図６に示したように、オーバーエッチング量と側壁曲面部の曲率半径とは略比例関係にあり、トレンチ領域5’のエッチングおけるオーバーエッチング量を制御することによって、側壁曲面部62の曲率半径621を制御できることが判る。なお、オーバーエッチング量（単位：％）とは、単結晶島1’の厚さに対する過剰分のエッチング量の比率である。例えば、厚さ50μmの単結晶島に対し60μmをエッチングするのに相当する時間のエッチングを行った場合、オーバーエッチング量は、(60−50)/50×100＝20％となる。

（側壁曲面部の曲率半径とコーナー部に掛かる酸化誘起応力との関係）
次に、側壁曲面部62の曲率半径621と単結晶島1’底部のコーナー部8に掛かる酸化誘起応力との関係について説明する。図７は、側壁曲面部の曲率半径と単結晶島底部のコーナー部に掛かる酸化誘起応力との関係の１例を示したグラフである。酸化誘起応力の解析は、トレンチ最狭部51の幅が1.5μm、側壁絶縁膜6の厚さが0.5μm、テーパー角611が1°、単結晶島1’の厚さT1’が100μmである半導体装置21の場合について、側壁曲面部の曲率半径621を変化させて行った。なお、「曲率半径621＝高さ622＝幅623」とした。

図７に示したように、コーナー部に掛かる酸化誘起応力は、側壁曲面部の曲率半径が0.05μmから増大するのに伴って急激に低下し、曲率半径1μm以上で変化が緩やかになり、3〜4μm程度以上の曲率半径で略一定となることが判る。また、曲率半径が本発明の規定範囲外である0.15μmの場合は、酸化誘起応力が500 MPaを超えることから結晶欠陥が発生することが判る。この解析結果から、側壁曲面部の曲率半径は少なくとも0.2μm以上が好ましいと言える。一方、曲率半径が10μmよりも大きくなると、トレンチ内に多結晶シリコンを充填する際に空隙が残存し易くなり、コロナ放電による耐圧不良の原因となることから好ましくない。従って、側壁曲面部の曲率半径は、0.2μm以上10μm以下が好ましいと言える。

（製品歩留まり評価）
従来の半導体装置（図１，２参照）と本発明に係る半導体装置（図４，５参照）をそれぞれ製造し、デバイス特性を測定して漏れ電流による特性劣化の有無（製品歩留まり）を評価した。製造した半導体装置の諸元および製品歩留まりの評価結果を表１に示す。

表１に示したように、従来の半導体装置は、テーパー角が0°であり側壁曲面部の形成に特段の制御を行わなかったことから曲率半径が0.1μmと小さく、トレンチ全体が略垂直形状であった。このため、結晶欠陥に起因すると思われる漏れ電流により製品歩留まりが低いものであった。これに対し、本発明の半導体装置では、テーパー角の制御および側壁曲面部の制御を行ったことから結晶欠陥の発生が抑制され、漏れ電流によるデバイス特性の劣化を防止できたことから製品歩留まりが飛躍的に向上した。

以上のことから、本発明は、SOI基板を用いたパワー半導体装置において、漏れ電流によるデバイス特性の劣化を防止することができ、高い製品歩留まりで誘電体分離型の半導体装置を提供できることが実証された。また、本発明は、半導体島（シリコン活性層）の厚さが大きい半導体装置において特に効果的であると考えられる。

1…シリコン単結晶基板、1’…単結晶島、2…中間絶縁層、3…支持体基板、
4…酸化膜、5…トレンチ、5’…トレンチ領域、51…トレンチ最狭部、
6…側壁絶縁膜、6’…表面絶縁膜、61…側壁平面部、62…側壁曲面部、
621…曲率半径、622…側壁曲面部の高さ、623…側壁曲面部の幅、
7…多結晶シリコン、8…コーナー部、9…結晶欠陥、10…SOI基板、
10’，20’…誘電体分離基板、11，21…半導体装置、15…半導体素子。

Claims

SOI基板を用い、前記SOI基板中の中間絶縁膜と閉ループのトレンチとによって区画分離された単結晶島を有する誘電体分離型の半導体装置であって、
前記トレンチは、その内壁が該トレンチを挟んで互いに接触していない側壁絶縁膜によるトレンチ側壁部と前記中間絶縁膜によるトレンチ底部とで構成され、多結晶シリコンが該トレンチ内に充満されており、
前記トレンチ側壁部は側壁平面部と側壁曲面部とを有し、前記側壁平面部が前記側壁曲面部を介して前記トレンチ底部と接続しており、
前記単結晶島の厚さが5μm以上100μm以下であり、
前記側壁曲面部は、前記トレンチの内部に向かって凸状の曲面であり、かつ前記側壁曲面部と前記トレンチ底部と前記単結晶島との境界部分に掛かる酸化誘起応力が500MPa以上とならないように、該曲面の曲率半径が0.2μm以上10μm以下である
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記側壁曲面部の曲率半径が前記単結晶島の厚さの1％以上10％以下である
ことを特徴とする半導体装置。
請求項１又は請求項２に記載の半導体装置において、
前記側壁絶縁膜の厚さが0.5μm以上5μm以下である
ことを特徴とする半導体装置。
SOI基板を用い、前記SOI基板中の中間絶縁膜と閉ループのトレンチとによって区画分離された単結晶島を有する誘電体分離型の半導体装置であって、
前記トレンチは、その内壁が該トレンチを挟んで互いに接触していない側壁絶縁膜によるトレンチ側壁部と前記中間絶縁膜によるトレンチ底部とで構成され、多結晶シリコンが該トレンチ内に充満されており、
前記トレンチ側壁部は側壁平面部と側壁曲面部とを有し、前記側壁平面部が前記側壁曲面部を介して前記トレンチ底部と接続しており、
前記側壁絶縁膜の厚さが0.5μm以上5μm以下であり、
前記側壁曲面部は、前記トレンチの内部に向かって凸状の曲面であり、かつ前記側壁曲面部と前記トレンチ底部と前記単結晶島との境界部分に掛かる酸化誘起応力が500MPa以上とならないように、該曲面の曲率半径が0.2μm以上10μm以下である
ことを特徴とする半導体装置。
請求項１乃至請求項４のいずれか１項に記載の半導体装置において、
前記側壁曲面部の高さが0.2μm以上10μm以下であり、前記側壁曲面部の幅が0.2μm以上10μm以下である
ことを特徴とする半導体装置。
請求項５に記載の半導体装置において、
前記側壁曲面部の高さが前記単結晶島の厚さの1％以上10％以下であり、前記側壁曲面部の幅が前記単結晶島の厚さの1％以上10％以下である
ことを特徴とする半導体装置。
請求項１乃至請求項６のいずれか１項に記載の半導体装置において、
前記トレンチ内のトレンチ最狭部の幅が0.1μm以上6μm以下である
ことを特徴とする半導体装置。
請求項７に記載の半導体装置において、
前記トレンチ最狭部の幅が前記単結晶島の厚さの1％以上6％以下である
ことを特徴とする半導体装置。
請求項１乃至請求項８のいずれか１項に記載の半導体装置において、
前記側壁平面部は0°より大きく15°以下のテーパー角を有する
ことを特徴とする半導体装置。