JPH06216230A - Soiウエハ上のトレンチ構造及び製造方法 - Google Patents
Soiウエハ上のトレンチ構造及び製造方法Info
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- JPH06216230A JPH06216230A JP5293503A JP29350393A JPH06216230A JP H06216230 A JPH06216230 A JP H06216230A JP 5293503 A JP5293503 A JP 5293503A JP 29350393 A JP29350393 A JP 29350393A JP H06216230 A JPH06216230 A JP H06216230A
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 238000005452 bending Methods 0.000 abstract description 2
- 239000000701 coagulant Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】 (修正有)
【目的】 シリコン・トレンチの壁に大きな応力が生じ
る形状をもたないSOI分離トレンチを提供する。 【構成】 トレンチの側壁22は、トレンチ底部で外側
に曲がり、そこで上部シリコン層14が下の酸化物絶縁
層12に重なる。この側壁22の形状によりトレンチ底
部に鋭角がなくなる。好適にはトレンチの上端にも曲面
が形成される。
る形状をもたないSOI分離トレンチを提供する。 【構成】 トレンチの側壁22は、トレンチ底部で外側
に曲がり、そこで上部シリコン層14が下の酸化物絶縁
層12に重なる。この側壁22の形状によりトレンチ底
部に鋭角がなくなる。好適にはトレンチの上端にも曲面
が形成される。
Description
【0001】
【産業上の利用分野】本発明は、一般的にはシリコン−
オン−オキサイド・ウエハに形成されるトレンチのため
の分離トレンチ形状に関係し、特にトレンチ壁内の構造
応力を低減する形状に関し、また、かかる分離トレンチ
を形成するプロセスを含む。
オン−オキサイド・ウエハに形成されるトレンチのため
の分離トレンチ形状に関係し、特にトレンチ壁内の構造
応力を低減する形状に関し、また、かかる分離トレンチ
を形成するプロセスを含む。
【0002】
【従来の技術】半導体素子をSOI(silicon-on-insul
ator)ウエハ上に形成する技術は比較的新しく、回路の
速度と素子の信頼性を改良するために用いられている。
回路の用途によるが、SOIウエハの上部のシリコン層
の厚みは、0.05μm乃至15μmの範囲である。通
常、SOI素子の用途は次のように分けられる。(a)
完全に空乏化するMOS素子を形成するために薄いシリ
コン層(約0.05μm乃至0.2μm)が求められ
る、高密度、低消費電力のデジタルCMOSの用途、
(b)バイポーラの性能を最適化するため、すなわち遮
断周波数を高くするためにシリコンの厚みを1.5μm
乃至3.0μmにする、中密度、高速、低電圧のデジタ
ルBiCMOSの用途、及び(c)高電圧動作に耐える
ためにシリコンの厚みを8μm乃至15μmと大きくす
る、低密度、高速、高電圧のアナログBiCMOS素
子、である。
ator)ウエハ上に形成する技術は比較的新しく、回路の
速度と素子の信頼性を改良するために用いられている。
回路の用途によるが、SOIウエハの上部のシリコン層
の厚みは、0.05μm乃至15μmの範囲である。通
常、SOI素子の用途は次のように分けられる。(a)
完全に空乏化するMOS素子を形成するために薄いシリ
コン層(約0.05μm乃至0.2μm)が求められ
る、高密度、低消費電力のデジタルCMOSの用途、
(b)バイポーラの性能を最適化するため、すなわち遮
断周波数を高くするためにシリコンの厚みを1.5μm
乃至3.0μmにする、中密度、高速、低電圧のデジタ
ルBiCMOSの用途、及び(c)高電圧動作に耐える
ためにシリコンの厚みを8μm乃至15μmと大きくす
る、低密度、高速、高電圧のアナログBiCMOS素
子、である。
【0003】これら3つのSOI素子はそれぞれ、シリ
コン層の厚み範囲と、集積素子密度が異なるので、かな
り違った分離方式が必要になる。SOIが薄い(a)の
例では、分離は普通、従来のリセス酸化(ROX)プロ
セスで形成される。SOIの厚みが中程度の(b)の場
合、酸化物の側壁とポリシリコンの充填によってトレン
チが分離される。最後に、SOIが厚い(c)の例で
は、電圧制限があって低密度の集積しか出来ないので、
簡単な接合分離が適している。
コン層の厚み範囲と、集積素子密度が異なるので、かな
り違った分離方式が必要になる。SOIが薄い(a)の
例では、分離は普通、従来のリセス酸化(ROX)プロ
セスで形成される。SOIの厚みが中程度の(b)の場
合、酸化物の側壁とポリシリコンの充填によってトレン
チが分離される。最後に、SOIが厚い(c)の例で
は、電圧制限があって低密度の集積しか出来ないので、
簡単な接合分離が適している。
【0004】例(a)と(b)の場合は、従来の分離リ
セスすなわちトレンチでは、シリコン層の底部に鋭い角
が形成され、後の酸化または充填工程により、大きな応
力を生じる傾向がある。このような応力領域にイオン注
入すると、凝集すべり転位(nucleate slide dislocati
on)が生じ、これはトランジスタの短絡や漏れ電流につ
ながる。
セスすなわちトレンチでは、シリコン層の底部に鋭い角
が形成され、後の酸化または充填工程により、大きな応
力を生じる傾向がある。このような応力領域にイオン注
入すると、凝集すべり転位(nucleate slide dislocati
on)が生じ、これはトランジスタの短絡や漏れ電流につ
ながる。
【0005】
【発明が解決しようとする課題】本発明の目的は、シリ
コン・トレンチの壁に大きな応力が生じる形状をもたな
いSOI分離トレンチを提供することである。
コン・トレンチの壁に大きな応力が生じる形状をもたな
いSOI分離トレンチを提供することである。
【0006】本発明の他の目的は、トレンチ側壁に大き
な応力が生じる形状のないSOI分離トレンチを形成す
る方法を提供することである。
な応力が生じる形状のないSOI分離トレンチを形成す
る方法を提供することである。
【0007】
【課題を解決するための手段】本発明は簡単に言えば、
トレンチの側壁がトレンチ底部で外側に曲がり、このト
レンチ底部で、上部のシリコン層が下の酸化物絶縁層に
接するような分離トレンチをSOIウエハに形成するこ
とに関する。この側壁形状により、トレンチ底部に鋭い
角がなくなる。好適にはトレンチ壁の上端も曲面にされ
る。
トレンチの側壁がトレンチ底部で外側に曲がり、このト
レンチ底部で、上部のシリコン層が下の酸化物絶縁層に
接するような分離トレンチをSOIウエハに形成するこ
とに関する。この側壁形状により、トレンチ底部に鋭い
角がなくなる。好適にはトレンチ壁の上端も曲面にされ
る。
【0008】トレンチ底部で壁面が外側に曲がったトレ
ンチを形成するために、酸化物に比べてシリコンのエッ
チング速度の選択性が高いトレンチ・エッチングが用い
られる。例えば、SF6/Cl2のプラズマによれば、シ
リコンはシリコン酸化物よりも12倍速くエッチングさ
れる。エッチングがSOIウエハの酸化物層に達する
と、垂直エッチング速度は大きく減少する。トレンチを
酸化物層までオーバ・エッチングすると、実質上シリコ
ン・トレンチ壁の底部に横方向のアンダーカットが生じ
る。下の酸化物層の上表面にいつ達したか判定する方法
としては、発光、レーザ干渉計、エッチング時間の制御
などの任意の方法を使用できる。外向きカーブの曲がり
の程度は、下の酸化物層に達した後にオーバ・エッチン
グ時間を制御することによって制御できる。好適な実施
例の場合、トレンチを形成する最終段階でトレンチの上
端がイオン・スパッタリングによって丸められる。
ンチを形成するために、酸化物に比べてシリコンのエッ
チング速度の選択性が高いトレンチ・エッチングが用い
られる。例えば、SF6/Cl2のプラズマによれば、シ
リコンはシリコン酸化物よりも12倍速くエッチングさ
れる。エッチングがSOIウエハの酸化物層に達する
と、垂直エッチング速度は大きく減少する。トレンチを
酸化物層までオーバ・エッチングすると、実質上シリコ
ン・トレンチ壁の底部に横方向のアンダーカットが生じ
る。下の酸化物層の上表面にいつ達したか判定する方法
としては、発光、レーザ干渉計、エッチング時間の制御
などの任意の方法を使用できる。外向きカーブの曲がり
の程度は、下の酸化物層に達した後にオーバ・エッチン
グ時間を制御することによって制御できる。好適な実施
例の場合、トレンチを形成する最終段階でトレンチの上
端がイオン・スパッタリングによって丸められる。
【0009】
【実施例】図1は、中密度、高速、低電圧のデジタルB
iCMOSに用いられる従来のSOIウエハの部分断面
図である。ウエハは半導体基板10、酸化シリコン(S
iO2 )層12、及び単結晶シリコン層14から成り、
厚みは1.5μm乃至3.0μmの範囲である。シリコ
ン層14の上表面には、マスクとして適した酸化物層1
6が被着され、酸化物層16上フォトレジスト層30が
形成される。フォトレジスト層30は所望のトレンチ・
パターンに現像され、従来の半導体プロセスにより、酸
化物層16内にトレンチ用の開口18が形成される。
iCMOSに用いられる従来のSOIウエハの部分断面
図である。ウエハは半導体基板10、酸化シリコン(S
iO2 )層12、及び単結晶シリコン層14から成り、
厚みは1.5μm乃至3.0μmの範囲である。シリコ
ン層14の上表面には、マスクとして適した酸化物層1
6が被着され、酸化物層16上フォトレジスト層30が
形成される。フォトレジスト層30は所望のトレンチ・
パターンに現像され、従来の半導体プロセスにより、酸
化物層16内にトレンチ用の開口18が形成される。
【0010】図2を参照する。上部の単結晶シリコン層
14内に、その側壁22がトレンチ底部でトレンチ中心
から外側に曲がるように、分離トレンチ20が形成され
る。外側曲率半径Rは、側壁酸化物の厚み(500 乃
至1000 )と、シリコン層14の厚みの25%の間
の範囲になる。
14内に、その側壁22がトレンチ底部でトレンチ中心
から外側に曲がるように、分離トレンチ20が形成され
る。外側曲率半径Rは、側壁酸化物の厚み(500 乃
至1000 )と、シリコン層14の厚みの25%の間
の範囲になる。
【0011】底部から外側に曲がったトレンチ20を形
成するため、酸化シリコン層12よりもかなり速い速度
でシリコン層14が選択的にエッチングされる。例えば
従来のSF6/Cl2のプラズマ・エッチングは、選択比
12:1であり、このプロセスに適している。すなわち
SF6/Cl2のプラズマにより、シリコン層14が酸化
シリコン層12よりも12倍の速さでエッチングされ
る。この他、このプロセスに適したエッチングは、同程
度の選択性が得られるCl2/O2のプラズマである。エ
ッチングが進み酸化物層12の表面が露出すると、垂直
エッチング速度は大幅に低下する。この点を過ぎてエッ
チングが進むと、シリコン層14にトレンチ底部で横方
向のアンダーカットが生じる(図2参照)。酸化物層が
露出した後のエッチングの継続時間により、外側に傾斜
した側壁の曲率半径Rが決まる。Rはエッチング時間に
比例して大きくなる。
成するため、酸化シリコン層12よりもかなり速い速度
でシリコン層14が選択的にエッチングされる。例えば
従来のSF6/Cl2のプラズマ・エッチングは、選択比
12:1であり、このプロセスに適している。すなわち
SF6/Cl2のプラズマにより、シリコン層14が酸化
シリコン層12よりも12倍の速さでエッチングされ
る。この他、このプロセスに適したエッチングは、同程
度の選択性が得られるCl2/O2のプラズマである。エ
ッチングが進み酸化物層12の表面が露出すると、垂直
エッチング速度は大幅に低下する。この点を過ぎてエッ
チングが進むと、シリコン層14にトレンチ底部で横方
向のアンダーカットが生じる(図2参照)。酸化物層が
露出した後のエッチングの継続時間により、外側に傾斜
した側壁の曲率半径Rが決まる。Rはエッチング時間に
比例して大きくなる。
【0012】酸化物層12の上表面は、発光、レーザ干
渉計、エッチング時間の制御などによって検出すること
ができる。通常は、Clの輝線(波長308nm)をモ
ニタすることによって、再現可能なエンド・ポイント特
性が得られる。普通、ウエハ上に大きなエンド・ポイン
ト検査箇所がいくつか設定される。シリコン底部の凸度
は、オーバ・エッチングの割合を制御することによって
制御できる。
渉計、エッチング時間の制御などによって検出すること
ができる。通常は、Clの輝線(波長308nm)をモ
ニタすることによって、再現可能なエンド・ポイント特
性が得られる。普通、ウエハ上に大きなエンド・ポイン
ト検査箇所がいくつか設定される。シリコン底部の凸度
は、オーバ・エッチングの割合を制御することによって
制御できる。
【0013】好適には、応力点を少なくするためにトレ
ンチ側壁の上の角24もわずかに丸められる。この目的
のために、フォトレジスト層30が、例えばO2 プラズ
マ・エッチングによってトレンチ開口からわずかに引込
められる。このエッチングにより、酸化物層16の表面
の小さい領域23が露出する(図3参照)。次に、酸化
物層16の露出面がCF4 プラズマ・エッチングによっ
て取り除かれ、シリコン層14内のトレンチの上の角2
4が露出する。この段階の構造は図4に示す通りであ
る。トレンチ側壁の上の角24を削って丸みをつけるた
めにCl2O2プラズマ・エッチングが短時間行なわれる
(図5参照)。
ンチ側壁の上の角24もわずかに丸められる。この目的
のために、フォトレジスト層30が、例えばO2 プラズ
マ・エッチングによってトレンチ開口からわずかに引込
められる。このエッチングにより、酸化物層16の表面
の小さい領域23が露出する(図3参照)。次に、酸化
物層16の露出面がCF4 プラズマ・エッチングによっ
て取り除かれ、シリコン層14内のトレンチの上の角2
4が露出する。この段階の構造は図4に示す通りであ
る。トレンチ側壁の上の角24を削って丸みをつけるた
めにCl2O2プラズマ・エッチングが短時間行なわれる
(図5参照)。
【0014】トレンチが形成された後、フォトレジスト
が取り除かれ、酸化物を約600の厚みに成長させる従
来の熱酸化(950℃)、高圧酸化(700℃)等のプ
ロセスにより、トレンチ側壁に酸化物層31を成長させ
る(図6参照)。トレンチは次に、従来のCVD(化学
的気相成長法)によりポリシリコン32で充填される。
平坦化の後、この段階の構造は図7に示す通りである。
構造がこの段階まで完了した後、好適には応力を除去す
るアニール処理がフォーミング・ガス(10%H2、9
0%N2等)中、約1050℃乃至1100℃で約20
分間行なわれる。
が取り除かれ、酸化物を約600の厚みに成長させる従
来の熱酸化(950℃)、高圧酸化(700℃)等のプ
ロセスにより、トレンチ側壁に酸化物層31を成長させ
る(図6参照)。トレンチは次に、従来のCVD(化学
的気相成長法)によりポリシリコン32で充填される。
平坦化の後、この段階の構造は図7に示す通りである。
構造がこの段階まで完了した後、好適には応力を除去す
るアニール処理がフォーミング・ガス(10%H2、9
0%N2等)中、約1050℃乃至1100℃で約20
分間行なわれる。
【0015】
【発明の効果】トレンチ壁内の構造応力を低減し、トラ
ンジスタの短絡や漏れ電流につながる凝集すべり転位を
防止することができる。
ンジスタの短絡や漏れ電流につながる凝集すべり転位を
防止することができる。
【図1】本発明に従ったトレンチ構造の形成段階を示す
図である。
図である。
【図2】本発明に従ったトレンチ構造の形成段階を示す
図である。
図である。
【図3】本発明に従ったトレンチ構造の形成段階を示す
図である。
図である。
【図4】本発明に従ったトレンチ構造の形成段階を示す
図である。
図である。
【図5】トレンチ底部でトレンチ側壁が外側に曲がっ
た、完成したトレンチ構造を示す図である。
た、完成したトレンチ構造を示す図である。
【図6】トレンチ底部でトレンチ側壁が外側に曲がっ
た、完成したトレンチ構造を示す図である。
た、完成したトレンチ構造を示す図である。
【図7】トレンチ底部でトレンチ側壁が外側に曲がっ
た、完成したトレンチ構造を示す図である。
た、完成したトレンチ構造を示す図である。
10 半導体基板 12 酸化シリコン層 14 単結晶シリコン層 16 酸化物層 18 開口 20 分離トレンチ 22 側壁 24 角 30 フォトレジスト層 32 ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・ル−チェン・ス アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・コート 7 (72)発明者 ジェイ・ダニエル・ミス アメリカ合衆国12603、ニューヨーク州ポ キプシ、ホライズン・ヒル・ドライブ 24 (72)発明者 ジェームズ・ピン・ペン アメリカ合衆国12603、ニューヨーク州ポ キプシ、ケラーホース・ドライブ 20
Claims (3)
- 【請求項1】絶縁層上のシリコン層と、 上記シリコン層の上面から上記絶縁層の上面に伸びた分
離トレンチとから成り、 上記トレンチの側壁が上記絶縁層の上面に出合う位置で
上記側壁の面が上記トレンチの垂直中心線から外側に曲
がっていることを特徴とするSOIウエハ。 - 【請求項2】絶縁層上に重なるシリコン層を含むSOI
ウエハ内に分離トレンチを形成する方法であって、 上記シリコン層を上記絶縁層よりも速い速度で選択的に
エッチングするエッチング剤により、上記シリコン層を
上記絶縁層までエッチングするステップと、 上記シリコン層内に形成される壁面が、上記絶縁層に出
合う位置でアンダーカットされるように、上記エッチン
グ・プロセスを所定時間の間継続するステップと、 を含む分離トレンチ形成方法。 - 【請求項3】絶縁層上に重なるシリコン層を含むSOI
ウエハ内に分離トレンチを形成する方法であって、 上記絶縁層よりも速い速度で上記シリコン層を選択的に
エッチングするエッチング剤で、マスク層を通して上記
シリコン層を上記絶縁層までエッチングするステップ
と、 上記シリコン層内に形成される壁面が上記絶縁層に出合
う位置でアンダーカットされるように、上記エッチング
を所定時間の間継続するステップと、 上記マスク層のうち小さい部分を取り除いて、上記シリ
コン層の上端領域を露出させるステップと、 上記シリコン層の上記上端領域をエッチングして、上記
上端領域に曲面を形成するステップと、 を含む分離トレンチ形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US99101092A | 1992-12-16 | 1992-12-16 | |
US991010 | 1992-12-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06216230A true JPH06216230A (ja) | 1994-08-05 |
JP2531492B2 JP2531492B2 (ja) | 1996-09-04 |
Family
ID=25536752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5293503A Expired - Fee Related JP2531492B2 (ja) | 1992-12-16 | 1993-11-24 | 応力緩和形状のトレンチ隅部をsoiウエハ内に形成する方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5470781A (ja) |
EP (1) | EP0603106A2 (ja) |
JP (1) | JP2531492B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US6372599B1 (en) | 1999-01-14 | 2002-04-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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JP2006269551A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置及びその製造方法 |
JP2014103413A (ja) * | 2014-02-03 | 2014-06-05 | Hitachi Power Semiconductor Device Ltd | 半導体装置 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP3504025B2 (ja) * | 1995-06-06 | 2004-03-08 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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JP5089041B2 (ja) | 2005-12-08 | 2012-12-05 | Ntn株式会社 | センサ付車輪用軸受 |
EP2006652B1 (en) | 2006-03-08 | 2013-06-19 | NTN Corporation | Bearing for wheel with sensor |
WO2008026305A1 (en) | 2006-08-25 | 2008-03-06 | Ntn Corporation | Sensor-equipped bearing for wheel |
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- 1993-11-19 EP EP93480199A patent/EP0603106A2/en not_active Withdrawn
- 1993-11-24 JP JP5293503A patent/JP2531492B2/ja not_active Expired - Fee Related
- 1993-12-14 US US08/166,415 patent/US5470781A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
EP0603106A2 (en) | 1994-06-22 |
JP2531492B2 (ja) | 1996-09-04 |
US5470781A (en) | 1995-11-28 |
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