JPH0595096A - 絶縁体メサ上の改良半導体及びその製造法 - Google Patents
絶縁体メサ上の改良半導体及びその製造法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
(57)【要約】 （修正有）
【目的】改良されたＳＯＩ構造４０を提供する。
【構成】このＳＯＩ構造４０には基板４８の上にある埋
込み絶縁層４６の上に形成した半導体メサ４２が含まれ
る。側壁絶縁体領域５０及び５２を半導体メサ４２の側
壁５４及び５６にそれぞれ沿って形成する。側壁スペー
サ６２及び６４を側壁絶縁体領域５０及び５２にそれぞ
れ沿って形成する。側壁スペーサ６２及び６４にはそれ
ぞれ各脚部６６及び６８が含まれる。脚部６６及び６８
はアンダーカット領域７４及び７６を半導体メサ４２か
ら事実上横方向に離して移動させる。
込み絶縁層４６の上に形成した半導体メサ４２が含まれ
る。側壁絶縁体領域５０及び５２を半導体メサ４２の側
壁５４及び５６にそれぞれ沿って形成する。側壁スペー
サ６２及び６４を側壁絶縁体領域５０及び５２にそれぞ
れ沿って形成する。側壁スペーサ６２及び６４にはそれ
ぞれ各脚部６６及び６８が含まれる。脚部６６及び６８
はアンダーカット領域７４及び７６を半導体メサ４２か
ら事実上横方向に離して移動させる。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体デバイスに
関し、より詳細には、絶縁体メサ上の改良半導体及びそ
の製造法に関する。
関し、より詳細には、絶縁体メサ上の改良半導体及びそ
の製造法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】絶縁体
上の半導体（ＳＯＩ）デバイスは現代の集積回路技術に
非常に多くの利益を提供するものである。ＳＯＩデバイ
スには埋込み絶縁層の上にある半導体メサが含まれ、こ
の埋込み絶縁層自体が半導体基板の上にある。典型的
に、トランジスタは半導体メサ内に形成する。酸化物デ
グレーズ・サイクル、これはメサ分離ＳＯＩトランジス
タの集積回路工程の標準的な部分であり、この間、露出
した埋込み絶縁層のエッチングを避けるのは困難であ
る。露出した埋込み層のエッチングはＳＯＩメサの望ま
しくない酸化物アンダーカッティングの原因となる。こ
のアンダーカッティングは、メサ内に最終的に構成され
るデバイスに多数の問題を生じることが明らかになって
いる。例えば、アンダーカッティング領域は半導体メサ
の底部コーナーのゲート酸化物完全性（インテグリテ
ィ）を低下させることが明らかになっている。さらに、
アンダーカッティングはデバイスの放射硬度の低下の原
因となる。
上の半導体（ＳＯＩ）デバイスは現代の集積回路技術に
非常に多くの利益を提供するものである。ＳＯＩデバイ
スには埋込み絶縁層の上にある半導体メサが含まれ、こ
の埋込み絶縁層自体が半導体基板の上にある。典型的
に、トランジスタは半導体メサ内に形成する。酸化物デ
グレーズ・サイクル、これはメサ分離ＳＯＩトランジス
タの集積回路工程の標準的な部分であり、この間、露出
した埋込み絶縁層のエッチングを避けるのは困難であ
る。露出した埋込み層のエッチングはＳＯＩメサの望ま
しくない酸化物アンダーカッティングの原因となる。こ
のアンダーカッティングは、メサ内に最終的に構成され
るデバイスに多数の問題を生じることが明らかになって
いる。例えば、アンダーカッティング領域は半導体メサ
の底部コーナーのゲート酸化物完全性（インテグリテ
ィ）を低下させることが明らかになっている。さらに、
アンダーカッティングはデバイスの放射硬度の低下の原
因となる。
【０００３】ＳＯＩ構造に半導体メサを形成する従来技
術の方法論は上述したアンダーカット領域を生じる。そ
れゆえに、ゲート酸化物完全性の低下、及び放射線の影
響に対する増大した感受性という好ましくない結果が現
代のＳＯＩメサ・デバイスには一般に存在する。従っ
て、上述したアンダーカッティングの影響を相当低減す
るか或いは除去するＳＯＩメサ構造及び方法論の必要が
生じている。
術の方法論は上述したアンダーカット領域を生じる。そ
れゆえに、ゲート酸化物完全性の低下、及び放射線の影
響に対する増大した感受性という好ましくない結果が現
代のＳＯＩメサ・デバイスには一般に存在する。従っ
て、上述したアンダーカッティングの影響を相当低減す
るか或いは除去するＳＯＩメサ構造及び方法論の必要が
生じている。
【０００４】
【課題を解決するための手段】本発明に従い、従来のメ
サ構造と関連する不利及び問題を実質的に除去、或い
は、防ぐＳＯＩメサ構造及びその製造法を提供する。
サ構造と関連する不利及び問題を実質的に除去、或い
は、防ぐＳＯＩメサ構造及びその製造法を提供する。
【０００５】本発明の方法には、側壁を有しかつ絶縁層
と隣接する半導体メサの製造法が含まれる。第一の側壁
スペーサはメサの側壁と隣接して形成する。さらに、第
二の側壁スペーサは第一の側壁スペーサと隣接して、メ
サとは反対側に形成する。
と隣接する半導体メサの製造法が含まれる。第一の側壁
スペーサはメサの側壁と隣接して形成する。さらに、第
二の側壁スペーサは第一の側壁スペーサと隣接して、メ
サとは反対側に形成する。
【０００６】本発明に従い、第二の側壁スペーサは、メ
サからずっと離れて伸びかつ絶縁層と隣接する脚部を含
むべく形成する。
サからずっと離れて伸びかつ絶縁層と隣接する脚部を含
むべく形成する。
【０００７】本発明は従来のＳＯＩメサ構成に比べ多数
の技術利点を提供するものである。本発明にしたがって
構成したＳＯＩメサには半導体メサから相当離れたアン
ダーカッティング領域が含まれ、それによりＳＯＩ技術
の半導体メサと関連するこれまでのアンダーカッティン
グの有害な影響を除去するものである。特に、この技術
利点は、半導体メサの底部コーナーのゲート酸化物完全
性が相当改善されるということである。さらに、本発明
の実験的な使用を通して、全ガンマ線量まで増大したデ
バイスの放射硬度の技術利点が認められている。さら
に、本発明の所定の実行の場合、ＳＯＩ工程と関連する
アンダーカッティング領域が可変性の、かつ選択可能な
距離だけ半導体メサから横方向に移動するという技術利
点がある。
の技術利点を提供するものである。本発明にしたがって
構成したＳＯＩメサには半導体メサから相当離れたアン
ダーカッティング領域が含まれ、それによりＳＯＩ技術
の半導体メサと関連するこれまでのアンダーカッティン
グの有害な影響を除去するものである。特に、この技術
利点は、半導体メサの底部コーナーのゲート酸化物完全
性が相当改善されるということである。さらに、本発明
の実験的な使用を通して、全ガンマ線量まで増大したデ
バイスの放射硬度の技術利点が認められている。さら
に、本発明の所定の実行の場合、ＳＯＩ工程と関連する
アンダーカッティング領域が可変性の、かつ選択可能な
距離だけ半導体メサから横方向に移動するという技術利
点がある。
【０００８】本発明及びその利点は、添付の図面と関連
して説明する次の実施例の項を参照することにより、よ
り完全に理解されるであろう。
して説明する次の実施例の項を参照することにより、よ
り完全に理解されるであろう。
【０００９】
【実施例】図１はＳＯＩ構造の多数の層の断面図を示す
もので、このＳＯＩ構造は１０で示す。構造１０には埋
込み絶縁層１４の上にある半導体層１２が含まれてい
る。半導体層１２には典型的にシリコン層が含まれ、一
方、埋込み絶縁体層１４には酸化物層が含まれている。
埋込み絶縁層１４は基板１６の上にあり、この基板もま
た典型的にシリコンを含むものである。絶縁層１８は半
導体層１２の上にある。絶縁層１８は典型的に酸化物を
含み、半導体層１２の上部に約２００オングストローム
の厚さに成長させたものである。第二の絶縁層２０を第
一の絶縁層１８の上に形成する。第二の絶縁層２０は典
型的に厚さ約５００オングストロームの窒化シリコンを
含む。
もので、このＳＯＩ構造は１０で示す。構造１０には埋
込み絶縁層１４の上にある半導体層１２が含まれてい
る。半導体層１２には典型的にシリコン層が含まれ、一
方、埋込み絶縁体層１４には酸化物層が含まれている。
埋込み絶縁層１４は基板１６の上にあり、この基板もま
た典型的にシリコンを含むものである。絶縁層１８は半
導体層１２の上にある。絶縁層１８は典型的に酸化物を
含み、半導体層１２の上部に約２００オングストローム
の厚さに成長させたものである。第二の絶縁層２０を第
一の絶縁層１８の上に形成する。第二の絶縁層２０は典
型的に厚さ約５００オングストロームの窒化シリコンを
含む。
【００１０】図２は、図１に示した構造１０の追加の工
程段階の結果として起こるものの断面図を示すものであ
る。図１の構造１０をマスクし、フォトリソグラフィッ
クの異方性エッチングにさらして埋込み絶縁層１４まで
エッチング・ダウンする。特に、絶縁層１８及び２０を
最初にエッチングし、続いて、半導体層１２をエッチン
グするためにエッチャントを変更する。後者のエッチン
グ段階は半導体材料に対して選択的であり、従って埋込
み絶縁層１４までエッチング・ダウンするが、そこで止
まるものである。結果として、図２に示したように、半
導体メサ２２が埋込み絶縁層１４の上になって残る。さ
らに、図１の第一の絶縁層１８は半導体メサ２２の上に
くるパッド絶縁体領域２４まで減らされる。そのうえ、
図１の絶縁層２０はパッド絶縁体領域２４の上にくる絶
縁体マスク２６まで減らされる。
程段階の結果として起こるものの断面図を示すものであ
る。図１の構造１０をマスクし、フォトリソグラフィッ
クの異方性エッチングにさらして埋込み絶縁層１４まで
エッチング・ダウンする。特に、絶縁層１８及び２０を
最初にエッチングし、続いて、半導体層１２をエッチン
グするためにエッチャントを変更する。後者のエッチン
グ段階は半導体材料に対して選択的であり、従って埋込
み絶縁層１４までエッチング・ダウンするが、そこで止
まるものである。結果として、図２に示したように、半
導体メサ２２が埋込み絶縁層１４の上になって残る。さ
らに、図１の第一の絶縁層１８は半導体メサ２２の上に
くるパッド絶縁体領域２４まで減らされる。そのうえ、
図１の絶縁層２０はパッド絶縁体領域２４の上にくる絶
縁体マスク２６まで減らされる。
【００１１】図３は、図２の構造１０のパッド絶縁体領
域２４及び絶縁体マスク２６を半導体メサ２２から除去
した結果として起こるものの断面図を示すものである。
この除去工程は構造１０と関連する絶縁材料全ての等方
性の減少の原因となる。結果的に、埋込み絶縁層１４は
下方に、さらに半導体メサ２２の下を横の方に減少す
る。さらに、半導体メサ２２の底部コーナー２８及び３
０が露出する。この露出により、底部コーナー２８及び
３０と埋込み絶縁層１４との間にそれぞれアンダーカッ
ト領域３２及び３４を定める。
域２４及び絶縁体マスク２６を半導体メサ２２から除去
した結果として起こるものの断面図を示すものである。
この除去工程は構造１０と関連する絶縁材料全ての等方
性の減少の原因となる。結果的に、埋込み絶縁層１４は
下方に、さらに半導体メサ２２の下を横の方に減少す
る。さらに、半導体メサ２２の底部コーナー２８及び３
０が露出する。この露出により、底部コーナー２８及び
３０と埋込み絶縁層１４との間にそれぞれアンダーカッ
ト領域３２及び３４を定める。
【００１２】典型的な従来の製造技術の下では、追加の
絶縁領域３５を側壁３６及び３８に沿い、かつ半導体メ
サ２２の上に成長させる。絶縁領域３５はさらに、アン
ダーカット領域３２及び３４内にある露出した半導体材
料に沿って広がる。絶縁領域３５は底部コーナー２８及
び３０を囲むほど薄くなる傾向がある。結果として、薄
くなった絶縁領域が半導体メサ２２を使用して構成した
最終的なデバイス中に存在することになり、それが電圧
ブレークダウンの生じる点となる。そのうえ、実験によ
り、薄くなった絶縁領域はデバイスが放射線にさらされ
た時に好ましくない型でより動作しやすくなる原因とな
ることが示された。しかし、本発明はアンダーカット領
域３２及び３４の影響を実質的に低減或いは除去し、そ
れにより半導体メサ２２に隣接する絶縁領域の完全性を
増加し、その中に構成されたデバイスの放射硬度を増加
するものである。
絶縁領域３５を側壁３６及び３８に沿い、かつ半導体メ
サ２２の上に成長させる。絶縁領域３５はさらに、アン
ダーカット領域３２及び３４内にある露出した半導体材
料に沿って広がる。絶縁領域３５は底部コーナー２８及
び３０を囲むほど薄くなる傾向がある。結果として、薄
くなった絶縁領域が半導体メサ２２を使用して構成した
最終的なデバイス中に存在することになり、それが電圧
ブレークダウンの生じる点となる。そのうえ、実験によ
り、薄くなった絶縁領域はデバイスが放射線にさらされ
た時に好ましくない型でより動作しやすくなる原因とな
ることが示された。しかし、本発明はアンダーカット領
域３２及び３４の影響を実質的に低減或いは除去し、そ
れにより半導体メサ２２に隣接する絶縁領域の完全性を
増加し、その中に構成されたデバイスの放射硬度を増加
するものである。
【００１３】本発明の好ましい実施例を図面の図４−図
７に示すが、同図において同一番号は種々の図面の同一
及び相当部分を参照するのに使用するものである。
７に示すが、同図において同一番号は種々の図面の同一
及び相当部分を参照するのに使用するものである。
【００１４】図４は本発明にしたがって構成したＳＯＩ
構造４０の断面図を示すものである。図４のＳＯＩ構造
４０は最初に、上述の図１及び図２と関連して説明した
同一工程段階を用いて形成する。よって、半導体メサ４
２はパッド絶縁体領域４４がその上にくるように形成さ
れる。絶縁体マスク４５は典型的に窒素を含み、パッド
絶縁体領域４４の上にくる。さらに、半導体メサ４２は
基板４８の上にある埋込み絶縁層４６の上になる。しか
し半導体メサ４２の形成後は、図３に示し構造１０の形
成に直接移るよりはむしろ、本発明の発明的工程及び構
造を実行する。特に、半導体メサ４２の形成後、側壁絶
縁体領域５０及び５２を半導体メサ４２の側壁５４及び
５６にそれぞれ隣接して形成する。好ましい実施例にお
いて、側壁絶縁体領域５０及び５２は側壁５４及び５６
上に成長させた酸化物材料である。これらの酸化物領域
はＳＯＩ構造４０を１０００℃の酸素雰囲気にさらすこ
とにより形成され得る。側壁絶縁体領域５０及び５２の
好ましい厚さは約２００オングストロームである。
構造４０の断面図を示すものである。図４のＳＯＩ構造
４０は最初に、上述の図１及び図２と関連して説明した
同一工程段階を用いて形成する。よって、半導体メサ４
２はパッド絶縁体領域４４がその上にくるように形成さ
れる。絶縁体マスク４５は典型的に窒素を含み、パッド
絶縁体領域４４の上にくる。さらに、半導体メサ４２は
基板４８の上にある埋込み絶縁層４６の上になる。しか
し半導体メサ４２の形成後は、図３に示し構造１０の形
成に直接移るよりはむしろ、本発明の発明的工程及び構
造を実行する。特に、半導体メサ４２の形成後、側壁絶
縁体領域５０及び５２を半導体メサ４２の側壁５４及び
５６にそれぞれ隣接して形成する。好ましい実施例にお
いて、側壁絶縁体領域５０及び５２は側壁５４及び５６
上に成長させた酸化物材料である。これらの酸化物領域
はＳＯＩ構造４０を１０００℃の酸素雰囲気にさらすこ
とにより形成され得る。側壁絶縁体領域５０及び５２の
好ましい厚さは約２００オングストロームである。
【００１５】好ましい実施例において、側壁絶縁体領域
５０及び５２は絶縁領域を提供して半導体メサ４２から
コンダクタへの電流漏れを防ぐが、このコンダクタはそ
の後そこの直ぐ近くに形成されるものである。さらに、
絶縁体領域５０及び５２は保護層として働いて半導体メ
サ４２とそのほかの材料或いは処理液との接触を防ぐも
ので、さもなければこの接触は半導体メサ４２へのスト
レス或いは劣化のような損傷の原因となるものである。
５０及び５２は絶縁領域を提供して半導体メサ４２から
コンダクタへの電流漏れを防ぐが、このコンダクタはそ
の後そこの直ぐ近くに形成されるものである。さらに、
絶縁体領域５０及び５２は保護層として働いて半導体メ
サ４２とそのほかの材料或いは処理液との接触を防ぐも
ので、さもなければこの接触は半導体メサ４２へのスト
レス或いは劣化のような損傷の原因となるものである。
【００１６】側壁絶縁体領域５０及び５２が形成される
と、パット絶縁体領域４４の上にある絶縁体マスク４５
は、除去工程に使用する溶液に半導体メサ４２をさらす
ことなく除去され得る。とくに、熱い燐酸を用いてこの
絶縁体マスクを除去することができる。
と、パット絶縁体領域４４の上にある絶縁体マスク４５
は、除去工程に使用する溶液に半導体メサ４２をさらす
ことなく除去され得る。とくに、熱い燐酸を用いてこの
絶縁体マスクを除去することができる。
【００１７】図５は追加の工程段階後の本発明のＳＯＩ
構造４０の断面図を示すものである。非酸化可能層５８
を形成するが、ＳＯＩ構造４０の上に、従って埋込み絶
縁層４６、側壁絶縁体領域５０及び５２、及びパッド絶
縁体領域４４に沿って形成するものである。好ましい実
施例における非酸化可能層５８は被着した窒化シリコン
層である。この被着は低圧化学気相成長（ＬＰＣＶＤ）
によって達成され、約１５０オングストロームの厚さに
被着される。炭化シリコン等の追加の非酸化可能物質も
同様に非酸化可能層５８に使用することができる。非酸
化可能材料を層５８に使用する理由は後段でより容易に
明らかになる。
構造４０の断面図を示すものである。非酸化可能層５８
を形成するが、ＳＯＩ構造４０の上に、従って埋込み絶
縁層４６、側壁絶縁体領域５０及び５２、及びパッド絶
縁体領域４４に沿って形成するものである。好ましい実
施例における非酸化可能層５８は被着した窒化シリコン
層である。この被着は低圧化学気相成長（ＬＰＣＶＤ）
によって達成され、約１５０オングストロームの厚さに
被着される。炭化シリコン等の追加の非酸化可能物質も
同様に非酸化可能層５８に使用することができる。非酸
化可能材料を層５８に使用する理由は後段でより容易に
明らかになる。
【００１８】共形層６０を非酸化可能層５８の上にくる
ように形成する。好ましい実施例における共形層６０は
ＴＥＯＳ酸化物を含む。共形層６０はＬＰＣＶＤ工程を
用いて被着し、好ましい実施例においては厚さ約１００
０オングストロームに被着する。共形層であることに加
えて、共形層６０を含む材料は次の工程段階中に容易に
除去することができるものであることがさらに好まし
い。ゆえに、ＴＥＯＳ酸化物の使用は、以下に説明する
次の工程段階中、容易さ及び除去可能性と共に共形特性
を提供するものである。
ように形成する。好ましい実施例における共形層６０は
ＴＥＯＳ酸化物を含む。共形層６０はＬＰＣＶＤ工程を
用いて被着し、好ましい実施例においては厚さ約１００
０オングストロームに被着する。共形層であることに加
えて、共形層６０を含む材料は次の工程段階中に容易に
除去することができるものであることがさらに好まし
い。ゆえに、ＴＥＯＳ酸化物の使用は、以下に説明する
次の工程段階中、容易さ及び除去可能性と共に共形特性
を提供するものである。
【００１９】図６は、ＳＯＩ構造４０の非酸化可能層５
８及び共形層６０のエッチングの結果として起こるもの
の断面図を示すものである。好ましくは異方性プラズマ
・エッチングをこれらの層に、下はパッド絶縁体領域４
４及び埋込み絶縁層４６にいたるまで実行する。結果と
して、側壁スペーサ６２及び６４が側壁絶縁体領域５０
及び５２にそれぞれ隣接して定められる。各側壁スペー
サ６２及び６４には脚部６６及び６８がそれぞれ含ま
れ、これは埋込み絶縁層４６に沿って半導体メサ４２か
ら外側に伸びているものである。第二の側壁スペーサ７
０及び７２を側壁スペーサ６２及び６２にそれぞれ沿っ
て形成し、これは脚部６６及び６８の厚さと等しい厚さ
で横方向に広がっている。とくに、図５及び図６から、
図５に示した構成を異方性エッチングすることにより、
脚部６６及び６８の長さが図５に示した共形層６０の厚
さに等しくなるということが明らかである。ゆえに、本
発明に従い、共形層６０の厚さは、本発明の特定の応用
が要求するような脚部６６及び６８の可変な長さを提供
するために調整され得る。
８及び共形層６０のエッチングの結果として起こるもの
の断面図を示すものである。好ましくは異方性プラズマ
・エッチングをこれらの層に、下はパッド絶縁体領域４
４及び埋込み絶縁層４６にいたるまで実行する。結果と
して、側壁スペーサ６２及び６４が側壁絶縁体領域５０
及び５２にそれぞれ隣接して定められる。各側壁スペー
サ６２及び６４には脚部６６及び６８がそれぞれ含ま
れ、これは埋込み絶縁層４６に沿って半導体メサ４２か
ら外側に伸びているものである。第二の側壁スペーサ７
０及び７２を側壁スペーサ６２及び６２にそれぞれ沿っ
て形成し、これは脚部６６及び６８の厚さと等しい厚さ
で横方向に広がっている。とくに、図５及び図６から、
図５に示した構成を異方性エッチングすることにより、
脚部６６及び６８の長さが図５に示した共形層６０の厚
さに等しくなるということが明らかである。ゆえに、本
発明に従い、共形層６０の厚さは、本発明の特定の応用
が要求するような脚部６６及び６８の可変な長さを提供
するために調整され得る。
【００２０】非酸化可能層５８及び結果の側壁スペーサ
６２及び６４への非酸化可能物質の使用は、さらに図６
の透視図から理解され得る。とくに、典型的な工程機構
の下では、ＳＯＩ構造４０はさらに酸化雰囲気にさらさ
れ得る。側壁絶縁体領域５０及び５２の幅を最小にする
ことは非常にしばしば望まれることである。それゆえ、
これらの領域に隣接する非酸化可能物質の使用により、
次の工程段階中の領域５０及び５２のさらなる酸化を防
ぐ。結果として、側壁絶縁体領域５０及び５２はさらな
る酸化の可能性から分離されるので厚さが増加せず、そ
れによってこれらの領域は一般に望まれるような最小の
厚さに維持される。
６２及び６４への非酸化可能物質の使用は、さらに図６
の透視図から理解され得る。とくに、典型的な工程機構
の下では、ＳＯＩ構造４０はさらに酸化雰囲気にさらさ
れ得る。側壁絶縁体領域５０及び５２の幅を最小にする
ことは非常にしばしば望まれることである。それゆえ、
これらの領域に隣接する非酸化可能物質の使用により、
次の工程段階中の領域５０及び５２のさらなる酸化を防
ぐ。結果として、側壁絶縁体領域５０及び５２はさらな
る酸化の可能性から分離されるので厚さが増加せず、そ
れによってこれらの領域は一般に望まれるような最小の
厚さに維持される。
【００２１】図７は追加の工程段階後のＳＯＩ構造４０
の断面図を示すものである。図６に示した構造を酸化物
デグレーズ工程にさらす。ゆえに、酸化物材料を含む各
露出した領域は好ましい実施例において等方性にエッチ
ングされる。このデグレーズ工程は１０パーセント（１
０％）のフッ化水素酸溶液を使用することによって実行
される。等方性エッチングの結果として、第二の側壁ス
ペーサ７０及び７２が完全に除去される。さらに、パッ
ド絶縁体領域４４が除去され、それにより半導体メサ４
２の上部が露出する。そのうえ、等方性エッチングによ
り埋込み絶縁層４６の縦及び横の両方向の減少が生じ
る。結果として、アンダーカット領域７４及び７６が脚
部６６及び６８の下にそれぞれ形成される。それゆえ
に、脚部６６及び６８の長さは半導体メサ４２とそれぞ
れのアンダーカット領域７４及び７６との間の横方向の
距離を最後に決定するものである。上述したように、共
形層６０（図５）の幅は脚部６６及び６８の長さを決定
する。従って、共形層６０の幅は同様に半導体メサ４２
及びアンダーカット領域７４及び７６との間の横方向の
距離も決定するものである。ゆえに、本発明は半導体メ
サ及びそれに関連するアンダーカット領域７４及び７６
との間の距離を選択的に変更する方法及び構造を提供す
るものである。
の断面図を示すものである。図６に示した構造を酸化物
デグレーズ工程にさらす。ゆえに、酸化物材料を含む各
露出した領域は好ましい実施例において等方性にエッチ
ングされる。このデグレーズ工程は１０パーセント（１
０％）のフッ化水素酸溶液を使用することによって実行
される。等方性エッチングの結果として、第二の側壁ス
ペーサ７０及び７２が完全に除去される。さらに、パッ
ド絶縁体領域４４が除去され、それにより半導体メサ４
２の上部が露出する。そのうえ、等方性エッチングによ
り埋込み絶縁層４６の縦及び横の両方向の減少が生じ
る。結果として、アンダーカット領域７４及び７６が脚
部６６及び６８の下にそれぞれ形成される。それゆえ
に、脚部６６及び６８の長さは半導体メサ４２とそれぞ
れのアンダーカット領域７４及び７６との間の横方向の
距離を最後に決定するものである。上述したように、共
形層６０（図５）の幅は脚部６６及び６８の長さを決定
する。従って、共形層６０の幅は同様に半導体メサ４２
及びアンダーカット領域７４及び７６との間の横方向の
距離も決定するものである。ゆえに、本発明は半導体メ
サ及びそれに関連するアンダーカット領域７４及び７６
との間の距離を選択的に変更する方法及び構造を提供す
るものである。
【００２２】図７の発明の構造４０と図３の従来技術の
構造１０との比較から、本発明にしたがって形成したア
ンダーカット領域は関係する半導体メサから横方向に離
れて移動されるということが理解され得る。結果とし
て、図１乃至図３と関連して説明したゲート酸化物完全
性及び放射線感受性の問題は、本発明で達成したように
アンダーカット領域から半導体メサを引き離すことによ
り相当低減される。さらに本発明の実験的使用を通し
て、実際に、これらのゲート酸化物完全性及び放射硬度
は、本発明の使用により実質的に改善されるということ
が確定された。
構造１０との比較から、本発明にしたがって形成したア
ンダーカット領域は関係する半導体メサから横方向に離
れて移動されるということが理解され得る。結果とし
て、図１乃至図３と関連して説明したゲート酸化物完全
性及び放射線感受性の問題は、本発明で達成したように
アンダーカット領域から半導体メサを引き離すことによ
り相当低減される。さらに本発明の実験的使用を通し
て、実際に、これらのゲート酸化物完全性及び放射硬度
は、本発明の使用により実質的に改善されるということ
が確定された。
【００２３】図７に示したＳＯＩ構造４０は次に標準的
な工程段階にさらされ得る。例えば、ゲート酸化物を半
導体メサ４２の上に成長させ、続いて半導体メサを使用
するトランジスタ構造を形成するためにゲート・ポリシ
リコン・コンダクタの被着を行なう。
な工程段階にさらされ得る。例えば、ゲート酸化物を半
導体メサ４２の上に成長させ、続いて半導体メサを使用
するトランジスタ構造を形成するためにゲート・ポリシ
リコン・コンダクタの被着を行なう。
【００２４】
【発明の効果】以上のことから、本発明は改良半導体メ
サ及びそれを形成する方法を提供するものであるという
ことが理解され得る。メサと関連するアンダーカット領
域はそこから離れて横方向に移る。それゆえに、この改
良半導体メサを使用して構成したデバイスは改善された
ゲート酸化物完全性及び放射硬度を有することになる。
サ及びそれを形成する方法を提供するものであるという
ことが理解され得る。メサと関連するアンダーカット領
域はそこから離れて横方向に移る。それゆえに、この改
良半導体メサを使用して構成したデバイスは改善された
ゲート酸化物完全性及び放射硬度を有することになる。
【００２５】以上に本発明を詳細に説明したが、添付の
特許請求の範囲によって定めるような発明の精神及び範
囲から離れることなく、様々な変化、置き換え、及び変
更をこれに成すことができるということを理解された
い。
特許請求の範囲によって定めるような発明の精神及び範
囲から離れることなく、様々な変化、置き換え、及び変
更をこれに成すことができるということを理解された
い。
【００２６】以上の説明に関して、さらに、下記の項を
開示する。
開示する。
【００２７】(1) 半導体デバイスの製造法であって、
絶縁層と隣接しかつ側壁を有する半導体メサを形成する
段階と、メサの側壁と隣接する側壁スペーサを形成する
段階と、側壁スペーサと隣接し、半導体メサとは反対側
のアンダーカット領域を形成する段階とを含む方法。
絶縁層と隣接しかつ側壁を有する半導体メサを形成する
段階と、メサの側壁と隣接する側壁スペーサを形成する
段階と、側壁スペーサと隣接し、半導体メサとは反対側
のアンダーカット領域を形成する段階とを含む方法。
【００２８】(2) 第１項に記載した方法において、側
壁スペーサを形成する前記段階が、メサから離れて伸び
かつ絶縁層と隣接する脚部を有する側壁スペーサを形成
する段階を含む方法。
壁スペーサを形成する前記段階が、メサから離れて伸び
かつ絶縁層と隣接する脚部を有する側壁スペーサを形成
する段階を含む方法。
【００２９】(3) 第１項に記載した方法であってさら
に、側壁スペーサとメサの側壁との間に絶縁体領域を形
成する段階を含む方法。
に、側壁スペーサとメサの側壁との間に絶縁体領域を形
成する段階を含む方法。
【００３０】(4) 第３項に記載した方法において、絶
縁体領域を形成する前記段階が、側壁と隣接する酸化物
領域を成長させる段階と、酸化物領域と隣接する側壁ス
ペーサを形成する段階とを含む方法。
縁体領域を形成する前記段階が、側壁と隣接する酸化物
領域を成長させる段階と、酸化物領域と隣接する側壁ス
ペーサを形成する段階とを含む方法。
【００３１】(5) 第１項に記載した方法において、側
壁スペーサを形成する前記段階が、メサの上にくるパッ
ド絶縁体領域を形成する段階と、第一の側壁スペーサ及
びパッド絶縁体領域の上に第一の層を形成する段階と、
第一の層の上に第二の層を形成する段階と、第一及び第
二の層を異方性にエッチングする段階とを含む方法。
壁スペーサを形成する前記段階が、メサの上にくるパッ
ド絶縁体領域を形成する段階と、第一の側壁スペーサ及
びパッド絶縁体領域の上に第一の層を形成する段階と、
第一の層の上に第二の層を形成する段階と、第一及び第
二の層を異方性にエッチングする段階とを含む方法。
【００３２】(6) 第５項に記載した方法において、第
一の層を形成する前記段階が非酸化可能層を形成する段
階を含む方法。
一の層を形成する前記段階が非酸化可能層を形成する段
階を含む方法。
【００３３】(7) 第５項に記載した方法において、第
一の層を形成する前記段階が窒化層を形成する段階を含
む方法。
一の層を形成する前記段階が窒化層を形成する段階を含
む方法。
【００３４】(8) 第５項に記載した方法において、第
二の層を形成する前記段階が共形層を形成する段階を含
む方法。
二の層を形成する前記段階が共形層を形成する段階を含
む方法。
【００３５】(9) 第５項に記載した方法において、第
二の層を形成する前記段階がＴＥＯＳ層を形成する段階
を含む方法。
二の層を形成する前記段階がＴＥＯＳ層を形成する段階
を含む方法。
【００３６】(10) 第１項に記載した方法において、側
壁スペーサを形成する前記段階が第一の側壁スペーサを
形成する段階を含み、さらに、メサの上にくるパッド絶
縁体領域を形成する段階と、第一の側壁スペーサと隣接
する第二の側壁スペーサを形成する段階と、パッド絶縁
体領域及び第二の側壁スペーサとを除去する段階とを含
む方法。
壁スペーサを形成する前記段階が第一の側壁スペーサを
形成する段階を含み、さらに、メサの上にくるパッド絶
縁体領域を形成する段階と、第一の側壁スペーサと隣接
する第二の側壁スペーサを形成する段階と、パッド絶縁
体領域及び第二の側壁スペーサとを除去する段階とを含
む方法。
【００３７】(11) 半導体デバイスの製造法であって、
側壁を有しかつ絶縁層と隣接する半導体メサを形成する
段階と、メサの上にくるパッド絶縁体領域を形成する段
階と、メサの側壁に沿って第一の側壁スペーサを形成す
る段階と、第一の側壁スペーサ及びパッド絶縁体領域の
上に第一の層を形成する段階と、第一の層から第二の側
壁スペーサを形成する段階であって、第二の側壁スペー
サを第一の側壁スペーサに沿いかつメサとは反対側に形
成し、第二の側壁スペーサがそれぞれメサから離れて伸
びかつ絶縁層と隣接するそれぞれの脚部を有する第二の
側壁スペーサを形成する段階とを含む方法。
側壁を有しかつ絶縁層と隣接する半導体メサを形成する
段階と、メサの上にくるパッド絶縁体領域を形成する段
階と、メサの側壁に沿って第一の側壁スペーサを形成す
る段階と、第一の側壁スペーサ及びパッド絶縁体領域の
上に第一の層を形成する段階と、第一の層から第二の側
壁スペーサを形成する段階であって、第二の側壁スペー
サを第一の側壁スペーサに沿いかつメサとは反対側に形
成し、第二の側壁スペーサがそれぞれメサから離れて伸
びかつ絶縁層と隣接するそれぞれの脚部を有する第二の
側壁スペーサを形成する段階とを含む方法。
【００３８】(12) 第１１項に記載した方法において、
第一の側壁スペーサを形成する前記段階が、メサの側壁
に沿って絶縁体領域を成長させる段階を含む方法。
第一の側壁スペーサを形成する前記段階が、メサの側壁
に沿って絶縁体領域を成長させる段階を含む方法。
【００３９】(13) 第１１項に記載した方法において、
第二の側壁スペーサを形成する前記段階が、第一の層の
上に第二の層を形成する段階と、第一及び第二の層を異
方性にエッチングする段階とを含む方法。
第二の側壁スペーサを形成する前記段階が、第一の層の
上に第二の層を形成する段階と、第一及び第二の層を異
方性にエッチングする段階とを含む方法。
【００４０】(14) 第１３項に記載した方法において、
第一の層を形成する前記段階が非酸化可能層を形成する
段階を含み、第二の層を形成する前記段階が共形層を形
成する段階を含む方法。
第一の層を形成する前記段階が非酸化可能層を形成する
段階を含み、第二の層を形成する前記段階が共形層を形
成する段階を含む方法。
【００４１】(15) 第１１項に記載した方法であってさ
らに、第二の側壁スペーサと隣接する第三の側壁スペー
サを形成する段階と、パッド絶縁体領域及び第三の側壁
スペーサを除去する段階であって、絶縁層が減少されか
つアンダーカット領域が第二の側壁スペーサの脚部と絶
縁層との間に定められるように、パッド絶縁体領域及び
第三の側壁スペーサを除去する段階とを含む方法。
らに、第二の側壁スペーサと隣接する第三の側壁スペー
サを形成する段階と、パッド絶縁体領域及び第三の側壁
スペーサを除去する段階であって、絶縁層が減少されか
つアンダーカット領域が第二の側壁スペーサの脚部と絶
縁層との間に定められるように、パッド絶縁体領域及び
第三の側壁スペーサを除去する段階とを含む方法。
【００４２】(16) 半導体デバイスであって、絶縁層と
隣接しかつ側壁を有する半導体メサと、メサの側壁と隣
接する側壁スペーサと、側壁スペーサと隣接し、半導体
メサとは反対側のアンダーカット領域とを含む半導体デ
バイス。
隣接しかつ側壁を有する半導体メサと、メサの側壁と隣
接する側壁スペーサと、側壁スペーサと隣接し、半導体
メサとは反対側のアンダーカット領域とを含む半導体デ
バイス。
【００４３】(17) 第１６項に記載した半導体デバイス
において、前記側壁スペーサが、メサから離れて伸びか
つ絶縁層と隣接する脚部を有する側壁スペーサを含む半
導体デバイス。
において、前記側壁スペーサが、メサから離れて伸びか
つ絶縁層と隣接する脚部を有する側壁スペーサを含む半
導体デバイス。
【００４４】(18) 第１６項に記載した半導体デバイス
であってさらに、側壁スペーサとメサの側壁との間に絶
縁体領域を含む半導体デバイス。
であってさらに、側壁スペーサとメサの側壁との間に絶
縁体領域を含む半導体デバイス。
【００４５】(19) 第１８項に記載した半導体デバイス
において、前記絶縁体領域が酸化物領域を含む半導体デ
バイス。
において、前記絶縁体領域が酸化物領域を含む半導体デ
バイス。
【００４６】(20) 第１６項に記載した半導体デバイス
において、前記側壁スペーサは非酸化可能側壁スペーサ
を含む半導体デバイス。
において、前記側壁スペーサは非酸化可能側壁スペーサ
を含む半導体デバイス。
【００４７】(21) 第１６項に記載した半導体デバイス
において、前記側壁スペーサが窒化側壁スペーサを含む
半導体デバイス。
において、前記側壁スペーサが窒化側壁スペーサを含む
半導体デバイス。
【００４８】(22) 第１６項に記載した半導体デバイス
において、前記側壁スペーサが第一の側壁スペーサを含
み、さらに、第一の側壁スペーサと隣接する第二の側壁
スペーサを含む半導体デバイス。
において、前記側壁スペーサが第一の側壁スペーサを含
み、さらに、第一の側壁スペーサと隣接する第二の側壁
スペーサを含む半導体デバイス。
【００４９】(23) 第２２項に記載した半導体デバイス
において、前記第二の側壁スペーサが共形側壁スペーサ
を含む半導体デバイス。
において、前記第二の側壁スペーサが共形側壁スペーサ
を含む半導体デバイス。
【００５０】(24) 第２２項に記載した半導体デバイス
において、前記第二の側壁スペーサがＴＥＯＳ側壁スペ
ーサを含む半導体デバイス。
において、前記第二の側壁スペーサがＴＥＯＳ側壁スペ
ーサを含む半導体デバイス。
【００５１】(25) 半導体デバイスであって、側壁を有
しかつ絶縁層と隣接する半導体メサと、メサの上にくる
パッド絶縁体領域と、メサの側壁に沿う第一の側壁スペ
ーサと、第一の側壁スペーサに沿いかつメサとは反対側
の第二の側壁スペーサであって、第二の側壁スペーサが
それぞれメサから離れて伸びかつ絶縁層と隣接するそれ
ぞれの脚部を有する第二の側壁スペーサとを含む半導体
デバイス。
しかつ絶縁層と隣接する半導体メサと、メサの上にくる
パッド絶縁体領域と、メサの側壁に沿う第一の側壁スペ
ーサと、第一の側壁スペーサに沿いかつメサとは反対側
の第二の側壁スペーサであって、第二の側壁スペーサが
それぞれメサから離れて伸びかつ絶縁層と隣接するそれ
ぞれの脚部を有する第二の側壁スペーサとを含む半導体
デバイス。
【００５２】(26) 第２５項に記載した半導体デバイス
において、前記第一の側壁スペーサが、メサの側壁に沿
う成長させた絶縁体領域を含む半導体デバイス。
において、前記第一の側壁スペーサが、メサの側壁に沿
う成長させた絶縁体領域を含む半導体デバイス。
【００５３】(27) 第２５項に記載した半導体デバイス
において、前記第一の側壁スペーサが非酸化可能側壁ス
ペーサを含み、第二の側壁スペーサが共形側壁スペーサ
を含む半導体デバイス。
において、前記第一の側壁スペーサが非酸化可能側壁ス
ペーサを含み、第二の側壁スペーサが共形側壁スペーサ
を含む半導体デバイス。
【００５４】(28) 第２５項に記載した半導体デバイス
であって、さらに、第二の側壁スペーサと隣接する第三
の側壁スペーサと、第二の側壁スペーサの脚部と絶縁層
との間に定められるアンダーカット領域とを含む半導体
デバイス。
であって、さらに、第二の側壁スペーサと隣接する第三
の側壁スペーサと、第二の側壁スペーサの脚部と絶縁層
との間に定められるアンダーカット領域とを含む半導体
デバイス。
【００５５】(29) 改良されたＳＯＩ構造４０を提供す
る。このＳＯＩ構造４０に基板４８の上にある埋込み絶
縁層４６の上に形成した半導体メサ４２が含まれる。側
壁絶縁体領域５０及び５２を半導体メサ４２の側壁５４
及び５６にそれぞれ沿って形成する。側壁スペーサ６２
及び６４を側壁絶縁体領域５０及び５２にそれぞれ沿っ
て形成する。側壁スペーサ６２及び６４にはそれぞれ各
脚部６６及び６８が含まれる。脚部６６及び６８はアン
ダーカット領域７４及び７６を半導体メサ４２から事実
上横方向に離して移動させる。
る。このＳＯＩ構造４０に基板４８の上にある埋込み絶
縁層４６の上に形成した半導体メサ４２が含まれる。側
壁絶縁体領域５０及び５２を半導体メサ４２の側壁５４
及び５６にそれぞれ沿って形成する。側壁スペーサ６２
及び６４を側壁絶縁体領域５０及び５２にそれぞれ沿っ
て形成する。側壁スペーサ６２及び６４にはそれぞれ各
脚部６６及び６８が含まれる。脚部６６及び６８はアン
ダーカット領域７４及び７６を半導体メサ４２から事実
上横方向に離して移動させる。
【図面の簡単な説明】
【図１】ＳＯＩ構造中の半導体メサの形成に使用する材
料の従来技術の層の断面図。
料の従来技術の層の断面図。
【図２】図１に示した層から形成した従来の半導体メサ
の断面図。
の断面図。
【図３】メサの底部コーナーの下にアンダーカット領域
を定める従来技術の半導体メサの断面図。
を定める従来技術の半導体メサの断面図。
【図４】本発明にしたがって処理した半導体メサの断面
図。
図。
【図５】図４の構造の上に追加の二層を形成した構造の
断面図。
断面図。
【図６】異方性エッチング段階後の図５の構造の断面
図。
図。
【図７】アンダーカット領域を半導体メサの底部コーナ
ーから横方向に離して移動させた、本発明にしたがって
構成した半導体メサの断面図。
ーから横方向に離して移動させた、本発明にしたがって
構成した半導体メサの断面図。
４０ 改良されたＳＯＩ構造 ４２ 半導体メサ ４６ 埋込み絶縁層 ５０，５２ 埋込み絶縁体領域 ５４，５６ 半導体メサの側壁 ６２，６４ 側壁スペーサ ６６，６８ 脚部 ７４，７６ アンダーカット領域
Claims (2)
- 【請求項１】 半導体デバイスであって、 絶縁層と隣接しかつ側壁を有する半導体メサと、 メサの側壁と隣接する側壁スペーサと、 側壁スペーサと隣接し、半導体メサとは反対側のアンダ
ーカット領域とを含む半導体デバイス。 - 【請求項２】 半導体デバイスの製造法であって、 絶縁層と隣接しかつ側壁を有する半導体メサを形成する
段階と、 メサの側壁と隣接する側壁スペーサを形成する段階と、 側壁スペーサと隣接し、半導体メサとは反対側のアンダ
ーカット領域を形成する段階とを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US534920 | 1990-06-08 | ||
| US07/534,920 US5039621A (en) | 1990-06-08 | 1990-06-08 | Semiconductor over insulator mesa and method of forming the same |
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|---|---|
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Family
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Family Applications (1)
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- 1991-06-07 JP JP3136359A patent/JPH0595096A/ja active Pending
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