JPH08288381A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08288381A JPH08288381A JP7093546A JP9354695A JPH08288381A JP H08288381 A JPH08288381 A JP H08288381A JP 7093546 A JP7093546 A JP 7093546A JP 9354695 A JP9354695 A JP 9354695A JP H08288381 A JPH08288381 A JP H08288381A
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Abstract
(57)【要約】
【目的】 本発明は、微細化に適した分離構造を簡略化
された工程でかつ条件管理が容易なエッチングにより製
造することを目的とする。 【構成】 少なくともＨＢｒ，ＮＦ3 及びＯ2 の混合ガ
スを用いマスク開口部からエッチング部側壁にＳｉＯ2
膜１４を形成しつつＳｉ基板１をエッチングしてトレン
チ１３を形成する工程と、ＮＦ3 ガス又はこれにＨｅも
しくはＡｒを添加した混合ガスの何れかを用い、高周波
電力印加により非平衡グロー放電が生じる範囲の圧力に
保ってトレンチ１３底部からＳｉ基板１を等方的にエッ
チングし、所定領域５の下部をＳｉ基板領域から空間分
離する工程とを有することを特徴とする。
された工程でかつ条件管理が容易なエッチングにより製
造することを目的とする。 【構成】 少なくともＨＢｒ，ＮＦ3 及びＯ2 の混合ガ
スを用いマスク開口部からエッチング部側壁にＳｉＯ2
膜１４を形成しつつＳｉ基板１をエッチングしてトレン
チ１３を形成する工程と、ＮＦ3 ガス又はこれにＨｅも
しくはＡｒを添加した混合ガスの何れかを用い、高周波
電力印加により非平衡グロー放電が生じる範囲の圧力に
保ってトレンチ１３底部からＳｉ基板１を等方的にエッ
チングし、所定領域５の下部をＳｉ基板領域から空間分
離する工程とを有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板内に絶縁分離構造や表面マイク
ロマシーニングにおける三次元的分離構造の形成方法に
関するものである。
に関し、特に半導体基板内に絶縁分離構造や表面マイク
ロマシーニングにおける三次元的分離構造の形成方法に
関するものである。
【０００２】
【従来の技術】半導体装置における絶縁分離構造として
は、シリコン・オン・インシュレータ（ＳＯＩ）と呼ば
れる絶縁体により半導体素子を分離した構造がその高性
能化のために用いられるようになってきている。また上
記の電気的分離の他に、表面マイクロマシーニングと呼
ばれる機械的分離構造の形式が半導体を用いた各種セン
サの実現のために使用され始めている。
は、シリコン・オン・インシュレータ（ＳＯＩ）と呼ば
れる絶縁体により半導体素子を分離した構造がその高性
能化のために用いられるようになってきている。また上
記の電気的分離の他に、表面マイクロマシーニングと呼
ばれる機械的分離構造の形式が半導体を用いた各種セン
サの実現のために使用され始めている。
【０００３】上記のＳＯＩ構造では、半導体基体（多く
の場合は単結晶シリコンを用いている）上に絶縁膜が形
成され、その上に単結晶シリコン（多結晶の場合もあ
る）が形成された構造のウェハ（ＳＯＩウェハ）を用い
て素子を形成することが多いが、近時このようなＳＯＩ
ウェハを用いずに行なう次のような方法が開発されてい
る。これを図を用いて説明する。
の場合は単結晶シリコンを用いている）上に絶縁膜が形
成され、その上に単結晶シリコン（多結晶の場合もあ
る）が形成された構造のウェハ（ＳＯＩウェハ）を用い
て素子を形成することが多いが、近時このようなＳＯＩ
ウェハを用いずに行なう次のような方法が開発されてい
る。これを図を用いて説明する。
【０００４】まずその第１の方法は、図１２に示すよう
に、（１００）面を主面としたシリコンウェハ１００の
主面にトレンチ１０１を形成したのち（同図（ａ））、
トレンチ１０１内をＫＯＨやヒドラジンもしくは抱水ヒ
ドラジン等の異方性エッチング液を用いて菱形１０２に
拡張し（同図（ｂ））、この菱形１０２の内部に酸化膜
１０３を形成することにより、表面部に三角形の断面を
有する島１０４を絶縁分離して形成し（同図（ｃ））、
この島１０４内に素子を形成するものである。
に、（１００）面を主面としたシリコンウェハ１００の
主面にトレンチ１０１を形成したのち（同図（ａ））、
トレンチ１０１内をＫＯＨやヒドラジンもしくは抱水ヒ
ドラジン等の異方性エッチング液を用いて菱形１０２に
拡張し（同図（ｂ））、この菱形１０２の内部に酸化膜
１０３を形成することにより、表面部に三角形の断面を
有する島１０４を絶縁分離して形成し（同図（ｃ））、
この島１０４内に素子を形成するものである。
【０００５】第２の方法は、図１３に示すように、半導
体基板の内部に不純物拡散層を埋め込んでおくものであ
る。即ち、シリコン基板１００の内部に１×１０19ｃｍ
-3程度以上の濃度を有するＮ型ドーパントの拡散層１０
５を形成したのち（同図（ａ））、表面よりトレンチ１
０６を拡散層１０５まで形成し（同図（ｂ））、これを
ＨＦ：Ｈ2 ＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８の容積
比に混合したエッチング液に浸すと拡散層１０５が他の
シリコン基板１００部分に比べて非常に大なる速度比を
もってエッチングされ、シリコン基板１００領域から空
間分離された所定領域１０７が形成される（同図
（ｃ））。
体基板の内部に不純物拡散層を埋め込んでおくものであ
る。即ち、シリコン基板１００の内部に１×１０19ｃｍ
-3程度以上の濃度を有するＮ型ドーパントの拡散層１０
５を形成したのち（同図（ａ））、表面よりトレンチ１
０６を拡散層１０５まで形成し（同図（ｂ））、これを
ＨＦ：Ｈ2 ＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：３：８の容積
比に混合したエッチング液に浸すと拡散層１０５が他の
シリコン基板１００部分に比べて非常に大なる速度比を
もってエッチングされ、シリコン基板１００領域から空
間分離された所定領域１０７が形成される（同図
（ｃ））。
【０００６】
【発明が解決しようとする課題】上記第１の方法におい
ては、絶縁分離された島の断面形状が三角形に限定され
てしまう。また異方性エッチングを行なうためにトレン
チの間隔が決定されるとトレンチ深さは自動的に決定さ
れてしまう。このため厳密な工程管理が要求される。さ
らに実際には菱形の空洞を何らかの材料を用いて埋め込
まねばならないが、埋め込み性を向上させるにはトレン
チ開口幅を広くしたいが異方性エッチングの特性上トレ
ンチ開口幅の拡大は島の間隔を広くとることになり、こ
れは半導体装置の微細化を妨げるという問題点がある。
また異方性エッチングに用いるＫＯＨ系、エチレンジア
ミン系は試薬中にＮａが分離できずに少なからず残留し
ており、これがシリコン基板に拡散してＭＯＳデバイス
においては特に強い特性劣化をもたらすことが広く知ら
れている。
ては、絶縁分離された島の断面形状が三角形に限定され
てしまう。また異方性エッチングを行なうためにトレン
チの間隔が決定されるとトレンチ深さは自動的に決定さ
れてしまう。このため厳密な工程管理が要求される。さ
らに実際には菱形の空洞を何らかの材料を用いて埋め込
まねばならないが、埋め込み性を向上させるにはトレン
チ開口幅を広くしたいが異方性エッチングの特性上トレ
ンチ開口幅の拡大は島の間隔を広くとることになり、こ
れは半導体装置の微細化を妨げるという問題点がある。
また異方性エッチングに用いるＫＯＨ系、エチレンジア
ミン系は試薬中にＮａが分離できずに少なからず残留し
ており、これがシリコン基板に拡散してＭＯＳデバイス
においては特に強い特性劣化をもたらすことが広く知ら
れている。
【０００７】また第２の方法においては、シリコン基板
の内部に深く高濃度の拡散層を形成する方法が、基板
上に拡散層を形成した後エピタキシャル層を形成する方
法、第１のシリコン基板上に拡散層を形成した後、そ
の基板表面に第２のシリコン基板を貼り合わせアニール
により接着して第２のシリコン基板を所定の厚さまで減
じる方法、の２種しか実用になるものがなく、この何れ
もコストパフォーマンスが劣るという問題点がある。こ
の点では前記のＳＯＩウェハも高価であり現在では安価
で市場に量産供給される段階にはない。
の内部に深く高濃度の拡散層を形成する方法が、基板
上に拡散層を形成した後エピタキシャル層を形成する方
法、第１のシリコン基板上に拡散層を形成した後、そ
の基板表面に第２のシリコン基板を貼り合わせアニール
により接着して第２のシリコン基板を所定の厚さまで減
じる方法、の２種しか実用になるものがなく、この何れ
もコストパフォーマンスが劣るという問題点がある。こ
の点では前記のＳＯＩウェハも高価であり現在では安価
で市場に量産供給される段階にはない。
【０００８】本発明は、このような従来の問題点に着目
してなされたもので、半導体装置の微細化に適した分離
構造を、簡略化された工程でかつ条件管理が極めて容易
なエッチングにより製造することができる半導体装置の
製造方法を提供することを目的とする。
してなされたもので、半導体装置の微細化に適した分離
構造を、簡略化された工程でかつ条件管理が極めて容易
なエッチングにより製造することができる半導体装置の
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、シリコン基板の主面上に、
当該シリコン基板の所定領域の周囲部に対応した部分に
開口部が開けられたエッチングマスクを形成する工程
と、少なくとも水素化臭素、三弗化窒素及び酸素の混合
ガスを用いたリアクティブイオンエッチングにより前記
開口部からエッチング部側壁にシリコン酸化膜を形成し
つつ前記シリコン基板をエッチングしてトレンチを形成
する工程と、三弗化窒素ガス又は三弗化窒素にヘリウム
もしくはアルゴンを添加した混合ガスの何れかを用い、
高周波電力印加により非平衡グロー放電が生じる範囲の
圧力に保って前記トレンチ底部から前記シリコン基板を
等方的にエッチングし、前記所定領域の下部を前記シリ
コン基板領域から空間分離する工程とを有することを要
旨とする。
に、請求項１記載の発明は、シリコン基板の主面上に、
当該シリコン基板の所定領域の周囲部に対応した部分に
開口部が開けられたエッチングマスクを形成する工程
と、少なくとも水素化臭素、三弗化窒素及び酸素の混合
ガスを用いたリアクティブイオンエッチングにより前記
開口部からエッチング部側壁にシリコン酸化膜を形成し
つつ前記シリコン基板をエッチングしてトレンチを形成
する工程と、三弗化窒素ガス又は三弗化窒素にヘリウム
もしくはアルゴンを添加した混合ガスの何れかを用い、
高周波電力印加により非平衡グロー放電が生じる範囲の
圧力に保って前記トレンチ底部から前記シリコン基板を
等方的にエッチングし、前記所定領域の下部を前記シリ
コン基板領域から空間分離する工程とを有することを要
旨とする。
【００１０】請求項２記載の発明は、上記請求項１記載
の半導体装置の製造方法において、前記所定領域は素子
領域であり、前記トレンチ及び該トレンチに連通する前
記空間分離領域に絶縁物を埋め込んで前記素子領域を前
記シリコン基板領域から絶縁分離することを要旨とす
る。
の半導体装置の製造方法において、前記所定領域は素子
領域であり、前記トレンチ及び該トレンチに連通する前
記空間分離領域に絶縁物を埋め込んで前記素子領域を前
記シリコン基板領域から絶縁分離することを要旨とす
る。
【００１１】
【作用】請求項１記載の発明においては、水素化臭素、
三弗化窒素及び酸素の混合ガスを用いたアクティブイオ
ンエッチングにより所定領域の周囲部にトレンチを形成
する際、トレンチの側壁にシリコン酸化膜が形成され
る。引き続いての三弗化窒素ガス又は三弗化窒素にヘリ
ウムもしくはアルゴンを添加した混合ガスの何れかを用
いたエッチングの際、上記のシリコン酸化膜がトレンチ
側壁に対するエッチング保護膜となってトレンチの底部
のみに等方的なエッチングが進行し、所定領域の下部が
シリコン基板領域から空間分離される。これにより、エ
ッチング条件の管理が容易なドライプロセスで連続的な
エッチング処理が可能なこととも相まって工程が簡略化
される。また所定領域の寸法に比例したトレンチ及びそ
の下部の空間分離エッチングを行なえばよいことから半
導体装置の微細化に適した分離構造を実現することが可
能となる。
三弗化窒素及び酸素の混合ガスを用いたアクティブイオ
ンエッチングにより所定領域の周囲部にトレンチを形成
する際、トレンチの側壁にシリコン酸化膜が形成され
る。引き続いての三弗化窒素ガス又は三弗化窒素にヘリ
ウムもしくはアルゴンを添加した混合ガスの何れかを用
いたエッチングの際、上記のシリコン酸化膜がトレンチ
側壁に対するエッチング保護膜となってトレンチの底部
のみに等方的なエッチングが進行し、所定領域の下部が
シリコン基板領域から空間分離される。これにより、エ
ッチング条件の管理が容易なドライプロセスで連続的な
エッチング処理が可能なこととも相まって工程が簡略化
される。また所定領域の寸法に比例したトレンチ及びそ
の下部の空間分離エッチングを行なえばよいことから半
導体装置の微細化に適した分離構造を実現することが可
能となる。
【００１２】請求項２記載の発明においては、トレンチ
及びそのトレンチに連通する空間分離領域に絶縁物を埋
め込んで素子領域をシリコン基板領域から絶縁分離する
ことにより、シリコン基板領域から誘電体分離され、か
つ微細化に適した素子領域の形成が可能となる。
及びそのトレンチに連通する空間分離領域に絶縁物を埋
め込んで素子領域をシリコン基板領域から絶縁分離する
ことにより、シリコン基板領域から誘電体分離され、か
つ微細化に適した素子領域の形成が可能となる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１４】図１ないし図１０は、本発明の第１実施例
を示す図である。本実施例は、図１に示すＳＯＩ構造の
電界効果トランジスタの製造方法に適用されている。図
１は上面図であり、半導体基板であるシリコン基板の一
主面上にエッチングマスクとして使用されたフォスフォ
シリケートグラス（ＰＳＧ）２が形成されている。シリ
コン基板は、所定領域である素子領域５の周囲部及び下
部がくりぬかれ絶縁物４で埋め戻されて素子領域５がシ
リコン基板領域から絶縁分離されている。素子領域５に
は、後述するように、ソース領域、ドレイン領域及びゲ
ート電極が形成されて電界効果トランジスタが形成され
ている。６はソース配線、７はゲート配線、８はドレイ
ン配線である。このような構造の半導体装置の製造方法
を図２ないし図１０を用いて説明する。シリコン基板１
を酸化し、表面に２０ｎｍの厚さのシリコン酸化膜を形
成し、直ちに多結晶シリコンを３００ｎｍ蒸着して図２
に示すようにパターニングすることによりゲート電極９
を形成し、さらにイオン注入法によりドーパントを導入
してソース領域１０及びドレイン領域１１を形成する。
その後、上記処理を施したシリコン基板１の一主面上に
エッチングマスクとなるＰＳＧ２を化学気相成長法（Ｃ
ＶＤ法）により７００ｎｍ程度の厚さに形成しフォトリ
ソグラフィ及びエッチングにより、図３に示すように、
素子領域５の両側部に開口部１２を開けてシリコン基板
１を露出させる。次にエッチングガスとして水素化臭素
ＨＢｒ、三弗化窒素ＮＦ3 、酸素Ｏ2 及びヘリウムＨｅ
の混合ガスを用いたリアクティブイオンエッチング法に
よりシリコン基板１を開口部１２からエッチングする。
ＨＢｒ，ＮＦ3 ，Ｏ2 ，Ｈｅの混合比及び流量は開口部
１２の総面積により決定され、例として開口部１２の総
面積が５インチ径のシリコン基板１の２％であった場合
はＨＢｒ：２５ｓｃｃｍ，ＮＦ3 ：５ｓｃｃｍ，Ｏ2 ：
２．１ｓｃｃｍ，Ｈｅ：４．９ｓｃｃｍとしてエッチン
グ圧力１３０ｍＴｏｒｒに保ったまま１３．５６ＭＨｚ
の高周波電力を４００Ｗ印加すると約１４０秒で深さ２
μｍのトレンチ１３が図４の断面図に示すように形成さ
れる。このときトレンチ１３の側壁にはエッチング時に
発生する反応生成物としてシリコン酸化膜１４が形成さ
れ、トレンチ１３の底部はシリコンが露出した状態とな
る。続いて上記のエッチングガスを排気し、ＮＦ3 ガス
を２０ｓｃｃｍ導入し、エッチング装置内圧力を４０ｍ
Ｔｏｒｒに制御して高周波電力を２００Ｗ印加すると図
５のようにトレンチ１３底部から等方的にシリコン基板
１がエッチングされて幾分四角くつぶれた球状の空間１
５が形成されていき、半径が約０．２μｍ／ｍｉｎのレ
ートをもって拡大する。このときトレンチ１３底部付近
のトレンチ１３側壁のシリコン酸化膜１４は僅かづつ消
費されるが無視することが可能な量である。そして他の
側壁部分はシリコン酸化膜１４により保護される。素子
領域５の幅が２μｍの場合ＨＦ3 のみによるエッチング
５分で素子領域５の両側のトレンチ１３がつながり、素
子領域５はシリコン基板１から分離される。その後両ト
レンチ１３及び空間１５をテトラエトキシシラン（ＴＥ
ＯＳ）及びオゾン（Ｏ3 ）を用いた反応によるシリコン
酸化物４で埋め込む。この埋め込みに先だってトレンチ
１３及び空間１５の表面を薄く酸化すると鋭角な先端部
が酸化物となって素子領域５のトランジスタとシリコン
基板１との絶縁性がさらに向上する。埋め込み後、表面
をＣＦ4 ＋Ｈ2 ガスを用いたプラズマエッチング等広く
一般に知られるシリコン酸化膜エッチングや希釈ＨＦに
よる湿式エッチングによりエッチバックし図６に示す形
状とする。次いで図７に示すように、素子領域５の図に
おける上下に対応したＰＳＧ２の部分に前記と同様に開
口部１７を開けてシリコン基板１を露出させる。続いて
前記と同様の方法により２回目のトレンチ１８を図８に
示すように形成し、また前記と同様の方法により空間１
９を図９に示すように形成する。以上、トレンチ１３，
１８のエッチング条件は上記の条件に限定されるもので
はなく、圧力、印加電力等、必要に応じて変更されて然
るべきものであるが、エッチングガスの組み合わせは上
記の組み合わせとする必要がある。また空間１５，１９
の形成におけるエッチング条件は、エッチングガスとし
てＮＦ3 の他にＨｅ，Ａｒ等８族の不活性ガスを添加し
てもよく、圧力は非平衡グロー放電が維持される圧力で
あればよく、また磁界を印加してもよい。印加電力密度
は１．６Ｗ／ｃｍ2 程度以下がトレンチ側壁の酸化膜１
４保護においては好ましい。上記の工程後、図１０に示
すように、前記と同様にしてトレンチ１８及び空間１９
をシリコン酸化物４で埋め込むと素子領域５がシリコン
基板１から誘電体分離されたＳＯＩ構造が形成される。
その後トランジスタの各領域に金属配線を接続する。
を示す図である。本実施例は、図１に示すＳＯＩ構造の
電界効果トランジスタの製造方法に適用されている。図
１は上面図であり、半導体基板であるシリコン基板の一
主面上にエッチングマスクとして使用されたフォスフォ
シリケートグラス（ＰＳＧ）２が形成されている。シリ
コン基板は、所定領域である素子領域５の周囲部及び下
部がくりぬかれ絶縁物４で埋め戻されて素子領域５がシ
リコン基板領域から絶縁分離されている。素子領域５に
は、後述するように、ソース領域、ドレイン領域及びゲ
ート電極が形成されて電界効果トランジスタが形成され
ている。６はソース配線、７はゲート配線、８はドレイ
ン配線である。このような構造の半導体装置の製造方法
を図２ないし図１０を用いて説明する。シリコン基板１
を酸化し、表面に２０ｎｍの厚さのシリコン酸化膜を形
成し、直ちに多結晶シリコンを３００ｎｍ蒸着して図２
に示すようにパターニングすることによりゲート電極９
を形成し、さらにイオン注入法によりドーパントを導入
してソース領域１０及びドレイン領域１１を形成する。
その後、上記処理を施したシリコン基板１の一主面上に
エッチングマスクとなるＰＳＧ２を化学気相成長法（Ｃ
ＶＤ法）により７００ｎｍ程度の厚さに形成しフォトリ
ソグラフィ及びエッチングにより、図３に示すように、
素子領域５の両側部に開口部１２を開けてシリコン基板
１を露出させる。次にエッチングガスとして水素化臭素
ＨＢｒ、三弗化窒素ＮＦ3 、酸素Ｏ2 及びヘリウムＨｅ
の混合ガスを用いたリアクティブイオンエッチング法に
よりシリコン基板１を開口部１２からエッチングする。
ＨＢｒ，ＮＦ3 ，Ｏ2 ，Ｈｅの混合比及び流量は開口部
１２の総面積により決定され、例として開口部１２の総
面積が５インチ径のシリコン基板１の２％であった場合
はＨＢｒ：２５ｓｃｃｍ，ＮＦ3 ：５ｓｃｃｍ，Ｏ2 ：
２．１ｓｃｃｍ，Ｈｅ：４．９ｓｃｃｍとしてエッチン
グ圧力１３０ｍＴｏｒｒに保ったまま１３．５６ＭＨｚ
の高周波電力を４００Ｗ印加すると約１４０秒で深さ２
μｍのトレンチ１３が図４の断面図に示すように形成さ
れる。このときトレンチ１３の側壁にはエッチング時に
発生する反応生成物としてシリコン酸化膜１４が形成さ
れ、トレンチ１３の底部はシリコンが露出した状態とな
る。続いて上記のエッチングガスを排気し、ＮＦ3 ガス
を２０ｓｃｃｍ導入し、エッチング装置内圧力を４０ｍ
Ｔｏｒｒに制御して高周波電力を２００Ｗ印加すると図
５のようにトレンチ１３底部から等方的にシリコン基板
１がエッチングされて幾分四角くつぶれた球状の空間１
５が形成されていき、半径が約０．２μｍ／ｍｉｎのレ
ートをもって拡大する。このときトレンチ１３底部付近
のトレンチ１３側壁のシリコン酸化膜１４は僅かづつ消
費されるが無視することが可能な量である。そして他の
側壁部分はシリコン酸化膜１４により保護される。素子
領域５の幅が２μｍの場合ＨＦ3 のみによるエッチング
５分で素子領域５の両側のトレンチ１３がつながり、素
子領域５はシリコン基板１から分離される。その後両ト
レンチ１３及び空間１５をテトラエトキシシラン（ＴＥ
ＯＳ）及びオゾン（Ｏ3 ）を用いた反応によるシリコン
酸化物４で埋め込む。この埋め込みに先だってトレンチ
１３及び空間１５の表面を薄く酸化すると鋭角な先端部
が酸化物となって素子領域５のトランジスタとシリコン
基板１との絶縁性がさらに向上する。埋め込み後、表面
をＣＦ4 ＋Ｈ2 ガスを用いたプラズマエッチング等広く
一般に知られるシリコン酸化膜エッチングや希釈ＨＦに
よる湿式エッチングによりエッチバックし図６に示す形
状とする。次いで図７に示すように、素子領域５の図に
おける上下に対応したＰＳＧ２の部分に前記と同様に開
口部１７を開けてシリコン基板１を露出させる。続いて
前記と同様の方法により２回目のトレンチ１８を図８に
示すように形成し、また前記と同様の方法により空間１
９を図９に示すように形成する。以上、トレンチ１３，
１８のエッチング条件は上記の条件に限定されるもので
はなく、圧力、印加電力等、必要に応じて変更されて然
るべきものであるが、エッチングガスの組み合わせは上
記の組み合わせとする必要がある。また空間１５，１９
の形成におけるエッチング条件は、エッチングガスとし
てＮＦ3 の他にＨｅ，Ａｒ等８族の不活性ガスを添加し
てもよく、圧力は非平衡グロー放電が維持される圧力で
あればよく、また磁界を印加してもよい。印加電力密度
は１．６Ｗ／ｃｍ2 程度以下がトレンチ側壁の酸化膜１
４保護においては好ましい。上記の工程後、図１０に示
すように、前記と同様にしてトレンチ１８及び空間１９
をシリコン酸化物４で埋め込むと素子領域５がシリコン
基板１から誘電体分離されたＳＯＩ構造が形成される。
その後トランジスタの各領域に金属配線を接続する。
【００１５】図１１には、本発明の第２実施例を示す。
本実施例は、振動ジャイロ型加速度センサや容量型加速
度センサに用いることができる基本構造の製造方法に適
用されている。本実施例では、分離溝２０の端部からは
みださないシリコン基板領域に拡散層２１を形成してお
き、第１実施例と同様にしてトレンチ２２及び空間２３
を形成することにより片持梁２４を形成し、拡散層２１
と電気的に接続して外部に取り出すことにより、容量型
加速度センサ等を構成する。ＮＦ3 ガスによるシリコン
の等方性エッチングでは、先立って行なったトレンチエ
ッチングにおいて形成された構造の各構成面の突き合わ
せ部分の鋭角を丸める効果があり、ドライエッチングに
おいても梁２４の強度を向上させることができる。
本実施例は、振動ジャイロ型加速度センサや容量型加速
度センサに用いることができる基本構造の製造方法に適
用されている。本実施例では、分離溝２０の端部からは
みださないシリコン基板領域に拡散層２１を形成してお
き、第１実施例と同様にしてトレンチ２２及び空間２３
を形成することにより片持梁２４を形成し、拡散層２１
と電気的に接続して外部に取り出すことにより、容量型
加速度センサ等を構成する。ＮＦ3 ガスによるシリコン
の等方性エッチングでは、先立って行なったトレンチエ
ッチングにおいて形成された構造の各構成面の突き合わ
せ部分の鋭角を丸める効果があり、ドライエッチングに
おいても梁２４の強度を向上させることができる。
【００１６】以上の各実施例において、素子領域５部分
の寸法及び梁２４の寸法（特に幅）が小さいほどトレン
チ及びとりわけその後のＮＦ3 ガスを用いた追加エッチ
ングによる空間のエッチング量を小さくすることができ
るため微細化した半導体装置の製造に特に有効である。
の寸法及び梁２４の寸法（特に幅）が小さいほどトレン
チ及びとりわけその後のＮＦ3 ガスを用いた追加エッチ
ングによる空間のエッチング量を小さくすることができ
るため微細化した半導体装置の製造に特に有効である。
【００１７】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、シリコン基板の主面上に、当該シリコン基
板の所定領域の周囲部に対応した部分に開口部が開けら
れたエッチングマスクを形成する工程と、少なくとも水
素化臭素、三弗化窒素及び酸素の混合ガスを用いたリア
クティブイオンエッチングにより前記開口部からエッチ
ング部側壁にシリコン酸化膜を形成しつつ前記シリコン
基板をエッチングしてトレンチを形成する工程と、三弗
化窒素ガス又は三弗化窒素にヘリウムもしくはアルゴン
を添加した混合ガスの何れかを用い、高周波電力印加に
より非平衡グロー放電が生じる範囲の圧力に保って前記
トレンチ底部から前記シリコン基板を等方的にエッチン
グし、前記所定領域の下部を前記シリコン基板領域から
空間分離する工程とを具備させたため、トレンチ底部の
エッチングの際、先のトレンチエッチングのときにトレ
ンチ側壁に形成されたシリコン酸化膜がトレンチ側壁に
対するエッチング保護膜となってトレンチの底部のみに
等方的にエッチングを進行させ、所定領域の下部をシリ
コン基板領域から適切に空間分離することができる。こ
れにより、Ｎａによる汚染をまねくことなくエッチング
条件の管理が容易なドライプロセスで連続的なエッチン
グ処理が可能なこととも相まって工程を簡略化すること
ができ高価なＳＯＩウェハを用いる必要もない。また所
定領域の寸法に比例したトレンチ及びその下部の空間分
離エッチングを行なえばよいことから半導体装置の微細
化に適した分離構造を実現することができる。
明によれば、シリコン基板の主面上に、当該シリコン基
板の所定領域の周囲部に対応した部分に開口部が開けら
れたエッチングマスクを形成する工程と、少なくとも水
素化臭素、三弗化窒素及び酸素の混合ガスを用いたリア
クティブイオンエッチングにより前記開口部からエッチ
ング部側壁にシリコン酸化膜を形成しつつ前記シリコン
基板をエッチングしてトレンチを形成する工程と、三弗
化窒素ガス又は三弗化窒素にヘリウムもしくはアルゴン
を添加した混合ガスの何れかを用い、高周波電力印加に
より非平衡グロー放電が生じる範囲の圧力に保って前記
トレンチ底部から前記シリコン基板を等方的にエッチン
グし、前記所定領域の下部を前記シリコン基板領域から
空間分離する工程とを具備させたため、トレンチ底部の
エッチングの際、先のトレンチエッチングのときにトレ
ンチ側壁に形成されたシリコン酸化膜がトレンチ側壁に
対するエッチング保護膜となってトレンチの底部のみに
等方的にエッチングを進行させ、所定領域の下部をシリ
コン基板領域から適切に空間分離することができる。こ
れにより、Ｎａによる汚染をまねくことなくエッチング
条件の管理が容易なドライプロセスで連続的なエッチン
グ処理が可能なこととも相まって工程を簡略化すること
ができ高価なＳＯＩウェハを用いる必要もない。また所
定領域の寸法に比例したトレンチ及びその下部の空間分
離エッチングを行なえばよいことから半導体装置の微細
化に適した分離構造を実現することができる。
【００１８】請求項２記載の発明によれば、前記所定領
域は素子領域であり、前記トレンチ及び該トレンチに連
通する前記空間分離領域に絶縁物を埋め込んで前記素子
領域を前記シリコン基板領域から絶縁分離するようにし
たため、シリコン基板領域から誘電体分離され、かつ微
細化に適した素子領域構造を形成することができる。
域は素子領域であり、前記トレンチ及び該トレンチに連
通する前記空間分離領域に絶縁物を埋め込んで前記素子
領域を前記シリコン基板領域から絶縁分離するようにし
たため、シリコン基板領域から誘電体分離され、かつ微
細化に適した素子領域構造を形成することができる。
【図１】本発明に係る半導体装置の製造方法の第１実施
例で製造された電界効果トランジスタの絶縁分離構造を
示す平面図である。
例で製造された電界効果トランジスタの絶縁分離構造を
示す平面図である。
【図２】上記第１実施例において素子領域内にゲート電
極を形成した状態を示す図である。
極を形成した状態を示す図である。
【図３】上記第１実施例においてシリコン基板の主面上
にトレンチ形成部が開口されたエッチングマスクを形成
した状態を示す平面図である。
にトレンチ形成部が開口されたエッチングマスクを形成
した状態を示す平面図である。
【図４】上記第１実施例においてトレンチを形成した状
態を示す断面図である。
態を示す断面図である。
【図５】上記第１実施例においてトレンチの底部を等方
的にエッチングして球状の空間を形成した状態を示す図
である。
的にエッチングして球状の空間を形成した状態を示す図
である。
【図６】上記第１実施例においてトレンチ及びその下部
の空間をシリコン酸化物で埋め込んだ状態を示す図であ
る。
の空間をシリコン酸化物で埋め込んだ状態を示す図であ
る。
【図７】上記第１実施例において素子領域の上下に対応
したＰＳＧに開口部を開けた状態を示す図である。
したＰＳＧに開口部を開けた状態を示す図である。
【図８】上記第１実施例において２回目のトレンチを形
成した状態を示す図である。
成した状態を示す図である。
【図９】上記第１実施例において２回目のトレンチの底
部を等方的にエッチングして素子領域の下部をシリコン
基板領域から分離した状態を示す図である。
部を等方的にエッチングして素子領域の下部をシリコン
基板領域から分離した状態を示す図である。
【図１０】上記第１実施例において２回目のトレンチ及
び空間をシリコン酸化物で埋め込んで素子領域をシリコ
ン基板領域から誘電体分離した状態を示す図である。
び空間をシリコン酸化物で埋め込んで素子領域をシリコ
ン基板領域から誘電体分離した状態を示す図である。
【図１１】本発明の第２実施例で製造された容量型加速
度センサ等の基体構造を示す斜視図である。
度センサ等の基体構造を示す斜視図である。
【図１２】半導体装置の製造方法の第１の従来例を示す
工程図である。
工程図である。
【図１３】第２の従来例を示す工程図である。
１ シリコン基板 ２ エッチングマスクとなるＰＳＧ ４ シリコン酸化物（絶縁物） ５ 素子領域 １２，１７ 開口部 １３，１８，２２ トレンチ １４ 側壁のシリコン酸化膜 １５，１９ 球状の空間
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/84 Ｈ０１Ｌ 21/302 Ｊ // Ｇ０１Ｃ 19/56 21/76 Ａ
Claims (2)
- 【請求項１】 シリコン基板の主面上に、当該シリコン
基板の所定領域の周囲部に対応した部分に開口部が開け
られたエッチングマスクを形成する工程と、少なくとも
水素化臭素、三弗化窒素及び酸素の混合ガスを用いたリ
アクティブイオンエッチングにより前記開口部からエッ
チング部側壁にシリコン酸化膜を形成しつつ前記シリコ
ン基板をエッチングしてトレンチを形成する工程と、三
弗化窒素ガス又は三弗化窒素にヘリウムもしくはアルゴ
ンを添加した混合ガスの何れかを用い、高周波電力印加
により非平衡グロー放電が生じる範囲の圧力に保って前
記トレンチ底部から前記シリコン基板を等方的にエッチ
ングし、前記所定領域の下部を前記シリコン基板領域か
ら空間分離する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記所定領域は素子領域であり、前記ト
レンチ及び該トレンチに連通する前記空間分離領域に絶
縁物を埋め込んで前記素子領域を前記シリコン基板領域
から絶縁分離することを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093546A JPH08288381A (ja) | 1995-04-19 | 1995-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7093546A JPH08288381A (ja) | 1995-04-19 | 1995-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288381A true JPH08288381A (ja) | 1996-11-01 |
Family
ID=14085269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7093546A Pending JPH08288381A (ja) | 1995-04-19 | 1995-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288381A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
| EP1229579A2 (en) * | 2001-01-25 | 2002-08-07 | Chartered Semiconductor Manufacturing, Inc. | Method to form a balloon shaped shallow trench isolation structure (STI) using a selective etching step |
| JP2002324836A (ja) * | 2001-04-24 | 2002-11-08 | Shin Etsu Handotai Co Ltd | Ｓｏｎ構造をもつ基板を作製する方法 |
| KR100382612B1 (ko) * | 2000-12-29 | 2003-05-09 | 주식회사 하이닉스반도체 | 보이드 웨이퍼 제작 방법 |
| JP2005172432A (ja) * | 2003-12-05 | 2005-06-30 | Toyota Central Res & Dev Lab Inc | マイクロ構造体とその製造方法 |
| US7009273B2 (en) | 2002-09-19 | 2006-03-07 | Kabushiki Kaisha Toshiba | Semiconductor device with a cavity therein and a method of manufacturing the same |
| JP2006269551A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2014120729A (ja) * | 2012-12-19 | 2014-06-30 | Fuji Electric Co Ltd | 半導体基板の製造方法および半導体装置 |
-
1995
- 1995-04-19 JP JP7093546A patent/JPH08288381A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010035661A (ko) * | 1999-10-01 | 2001-05-07 | 김영환 | 반도체장치의 제조방법 |
| KR100382612B1 (ko) * | 2000-12-29 | 2003-05-09 | 주식회사 하이닉스반도체 | 보이드 웨이퍼 제작 방법 |
| EP1229579A2 (en) * | 2001-01-25 | 2002-08-07 | Chartered Semiconductor Manufacturing, Inc. | Method to form a balloon shaped shallow trench isolation structure (STI) using a selective etching step |
| EP1229579A3 (en) * | 2001-01-25 | 2002-08-14 | Chartered Semiconductor Manufacturing, Inc. | Method to form a balloon shaped shallow trench isolation structure (STI) using a selective etching step |
| JP2002324836A (ja) * | 2001-04-24 | 2002-11-08 | Shin Etsu Handotai Co Ltd | Ｓｏｎ構造をもつ基板を作製する方法 |
| US7009273B2 (en) | 2002-09-19 | 2006-03-07 | Kabushiki Kaisha Toshiba | Semiconductor device with a cavity therein and a method of manufacturing the same |
| US7145215B2 (en) | 2002-09-19 | 2006-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device with a cavity therein and a method of manufacturing the same |
| JP2005172432A (ja) * | 2003-12-05 | 2005-06-30 | Toyota Central Res & Dev Lab Inc | マイクロ構造体とその製造方法 |
| JP4529431B2 (ja) * | 2003-12-05 | 2010-08-25 | 株式会社豊田中央研究所 | マイクロ構造体の製造方法 |
| JP2006269551A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2014120729A (ja) * | 2012-12-19 | 2014-06-30 | Fuji Electric Co Ltd | 半導体基板の製造方法および半導体装置 |
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