JPH07169866A - 半導体基板上に半導体装置を形成する方法および半導体装置 - Google Patents

半導体基板上に半導体装置を形成する方法および半導体装置

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JPH07169866A
JPH07169866A JP6275512A JP27551294A JPH07169866A JP H07169866 A JPH07169866 A JP H07169866A JP 6275512 A JP6275512 A JP 6275512A JP 27551294 A JP27551294 A JP 27551294A JP H07169866 A JPH07169866 A JP H07169866A
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クリシュナ・ケイ・パラット
Glen N Wada
グレン・エヌ・ワダ
Gregory E Atwood
グレゴリー・イー・アトウッド
Daniel N Tang
ダニエル・エヌ・タン
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Abstract

(57)【要約】 【目的】 ゲート間隔を小さくして、しかも短絡を生じ
ないようにする。 【構成】 半導体装置のゲートスタックをエッチング停
止層で包み込んで接点詰物により生じる不慮の拡散接点
−ゲート短絡のリスクなく下層の拡散領域へ接続する接
点詰物を形成する。 【効果】 その結果、ゲートスタックを互いに近づけて
パターニングすることができ、それによりセルサイズを
削減し、セル密度を増大することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体装置作製分
野に関し、特に半導体装置作製の接点処理分野に関す
る。
【０００２】
【従来の技術】消去可能プログラマブル読取り専用メモ
リ（ＥＰＲＯＭ）その他の非揮発性半導体記憶装置など
の半導体装置の従来の接点処理では、拡散領域を接続す
るゲートと接点詰物間の不慮の短絡を避けるために、接
点とゲート間に0.3−0.5ミクロンの間隔を必要としてい
た。例えば図１は半導体記憶装置の部分上面図である
が、従来の接点処理を用いて拡散接点 120とどちらかの
語線 130間で短絡を生じることなく接点詰物 120を形成
するために、２本の平行な多結晶シリコン（ポリシリコ
ン）語線 130の間にかなりの間隔を必要としている。
【０００３】図２は図１の部分断面図で、従来技術の接
点処理で必要な接点−ゲート間隔をより明確に示したも
のである。図２で、半導体基板 110上に形成した各々の
ゲートスタックはゲート酸化層 131と、語線ないし浮動
ゲートとしての役割をする第１のポリシリコン層 132
と、絶縁ないし誘電層 133と、語線ないし制御ゲートと
しての役割をする第２のポリシリコン層 130と外部絶縁
酸化層 134とを含んでいる。半導体基板 110は従来技術
でよく知られているように、ソース領域 111 、113及び
ドレイン領域 112などの適切な拡散領域を含んでいる。
半導体基板 110と両スタック 135は上部酸化層 121内に
配置され、２つのスタック 135の間には開口部が形成さ
れ、金属で充填して接点詰物 120を形成し、それにより
拡散ないしドレイン領域 112への利用可能な接続を形成
している。スタック 135が図２で互いに十分離れている
ので、接点開口部及び詰物 120を拡散接点−ゲート間の
短絡を生じることなく安全に形成することができる。
【０００４】しかし十分な接点−ゲート間隔がない場合
には、上部酸化層 121に接点のための開口部を設けるエ
ッチング中に各々のゲートスタック 135を内包する酸化
層 134がエッチングされてしまう可能性がある。これは
例えば接点開口部のエッチングのために作製されるパタ
ーニング層がゲートスタック 135間に対して正確にアラ
インメントされていない、あるいは上部酸化層 121がエ
ッチングされる接点開口部がいずれのゲート間隔よりも
大きすぎる場合に起こり得る。その結果、どちらかある
いは両方のゲートスタック 135の語線 130ないし浮動ゲ
ート 132が接点詰物 120に対して露出し、そこで拡散接
点−ゲート短絡が生じ、露出したスタックは作動不能に
なる。従来技術の接点リソグラフィは、このようにゲー
ト間隔についてのアラインメントと接点サイズが制約さ
れている。
【０００５】拡散接点−ゲート短絡を安全に回避し、接
点リソグラフィを容易にする（即ちアラインメント及び
接点サイズ要件を緩和する）ためにゲート間隔を常に大
きくすることができるが、これは半導体装置のセルサイ
ズを小さくしてセル密度を増大して作製することが望ま
しいことと比較考察する必要がある。接点開口部サイズ
を最小にすることが、拡散接点−ゲート短絡を避けるた
めだけでなく、半導体装置のセルサイズを最小にして、
それによりセル密度を増大するために考えられてきた。
しかし接点開口部をエッチングする際にパターニング層
のミスアラインメントを許容するため、依然十分な接点
−ゲート間隔が必要となる。更に接点開口部のサイズを
最小にすることは接点リゾグラフィをより難しくし、用
いるパターニング技術の焦点機能の解像度と深さにより
通常制約される。
【０００６】
【発明が解決しようとする課題】このように必要とされ
ているのは、接点−ゲート間隔要件を緩和ないし解消す
るため、接点開口部エッチングのために形成するパター
ニング層のミスアラインメントに対し余り影響を受けな
い半導体装置の作製工程である。更に必要とされている
のは、半導体装置の所望のセルサイズに関わりなくフォ
トレジスト層で大きな接点開口部をエッチングできるよ
うにし、それにより接点リソグラフィ処理を容易にする
接点サイズに余り影響を受けない半導体装置作製工程で
ある。本発明は拡散接点−ゲート間の短絡のリスクを負
わずに上述の広い接点−ゲート間隔を設ける必要性をな
くすことで半導体装置のセルサイズを削減する。
【０００７】
【課題を解決するための手段】本発明では、各々のゲー
トスタックを半導体装置上に形成し、それを絶縁層で包
み、更に絶縁エッチング停止層で包み込む。次に選別的
エッチングを用いて接点開口部を半導体装置の上部絶縁
層に形成して下層の半導体基板を露出する。エッチング
停止層故に各々のゲートスタックは選別的接点エッチン
グ中に保護される。エッチング停止層は更に各々のゲー
トスタックを接点開口部に形成される接点詰物材料から
絶縁する役割をし、それにより接点詰物により生じる拡
散接点−ゲート間の短絡のリスクを避ける。
【０００８】従って本発明により半導体装置内の各々の
ゲートスタックを互いに近くに配置することができ、そ
れにより拡散接点−ゲート間の短絡を形成するリスクを
避けると共にセルサイズを削減することができる。その
結果、半導体装置のセル密度を有利に増大することがで
きる。更に本発明を利用した接点リソグラフィは、セル
サイズを増大するあるいは不慮に拡散接点−ゲート短絡
を形成する懸念なく接点開口部サイズを大きくすること
ができ、アラインメント要件を緩和することができるの
で、従来技術の接点過程よりも容易になる。全体的に本
発明の半導体装置の各々のゲートのセルサイズは、ゲー
ト分離に対するリソグラフィの解像度の限界及び各々の
セルの最小ゲート長さ要件に制限されるだけになる。即
ち従来の接点過程で必要とされた接点−ゲート間隔はセ
ルサイズを削減する際の制限要素ではなくなる。
【０００９】
【実施例】不慮の拡散接点−ゲート短絡のリスクなく半
導体装置内のセルサイズを削減する半導体作製の接点処
理について本発明を説明する。以下の説明では、本発明
の完全な理解を提供するため、特定の厚さ、材料、処理
シーケンス、配置方法、半導体装置など数々の特定の詳
細を述べるが、当業者には本発明はそれらの特定の詳細
なしに実施できることが明かとなろう。他の場合には、
本発明を不必要に曖昧なものにしないため、よく知られ
た処理過程は詳細に説明しない。
【００１０】図３に示すように、本発明の接点−ゲート
間隔は大幅に削減されており、それにより半導体装置の
ゲート間隔の削減を可能にしている。図１と比較して、
図３では、フラッシュＥＰＲＯＭの２本の語線 230は各
々の語線 230とわずかに重複する接点詰物 220を形成し
ているにも関わらず、互いにはるかに近くパターニング
されている。
【００１１】図３の断面図である図４は、２つのゲート
スタック 235が従来技術即ち図２と比較して互いにはる
かに近く配置された本発明のフラッシュＥＰＲＯＭの部
分図を明瞭に示している。図４で、半導体基板 210には
例えばソース領域 211 213及びドレイン領域 212などの
適切な拡散領域が設けられている。半導体基板 210上に
形成した各々のゲートスタック 235は、ゲート酸化層 2
31と、浮動ゲートとしての役割をするポリシリコンで作
製した第１の導電層 232と、語線ないし制御ゲートとし
ての役割をするポリシリコンで作製した第２の導電層 2
30とを含んでいる。図４の各々のゲートスタック 235に
は更に語線 230の抵抗を下げる役割をするＷシリサイド
（ＷＳｉ2 ）層 236が必要に応じて含まれている。
【００１２】本発明の各々のスタック 235は、浮動ゲー
ト 232に優れた電荷保持能力を与える二酸化シリコン
（ＳＩＯ2 ）で作製した絶縁層 237と、接点エッチング
中に各々のスタック 235を保護し、各々のスタック 235
を接点詰物 220から絶縁する役割をする窒化シリコン
（Ｓｉ3Ｎ4）で作製したエッチング停止層 238内に包み
込まれている。このように、各々のスタック 235は層23
7、238に内包されるので、各々のゲートスタック 235
（即ち各々の浮動ゲート 232ないし制御ゲート 230）と
拡散領域 212に対する接点詰物 220との間の短絡のリス
クは、接点詰物 220を形成する際に従来の接点処理では
問題であったが、本発明では問題ではなくなった。図４
に示すように、接点詰物 220は各々のスタック 235間の
間隔を完全に占領し、各々のスタック 235の上部と重複
させることができる。接点詰物 220のサイズは、拡散接
点−ゲート短絡を生じるあるいは装置のセルサイズを増
大する懸念なく必要に応じて増大することができる。不
必要な短絡が防がれているので、明かに本発明の接点リ
ソグラフィは、接点詰物のより正確なアラインメントと
接点詰物の寸法をより正確に定めることを必要とした従
来の接点過程よりも容易になる。
【００１３】図３、４に示す接点−ゲート間隔の削減を
可能にする本発明の接点処理を図５−図１１に図１２の
流れ図とともに示す。添付した図面に関した本発明の説
明は半導体基板上に形成した２つのスタックに関して行
うが、この説明は本発明のより明確な理解をもたらすた
めに単に例示を目的としていることに留意する。図３−
１１の図面はもちろん他のゲートを含む大きな半導体装
置の部分図である。更に本発明は２つのゲートスタック
の間に接点開口部を形成することに限定されず、あらゆ
る種類の単一のゲートスタック近くの任意の場所に接点
開口部を形成する場合にも当てはまり、その場合、接点
詰物により接続される領域はゲートスタック近くに有
り、接点詰物により接続されるゲートと領域の間の付随
する短絡を避けることができる。
【００１４】図５では、シリコン基板が望ましい半導体
基板 210は本発明の半導体記憶装置を形成している。図
示していないが、シリコン基板 210は、フィールド酸化
物素子間分離領域のストライプで分離された半導体基板
210上の細長い活性領域のストライプを形成する選択酸
化法（ＬＯＣＯＳ）分離処理を受けている。図１２のス
テップ1200では、乾燥酸化ステップを用いて半導体基板
210上の限定された活性領域内でゲート酸化層231aを成
長させる。本実施例では約 100オングストロームの二酸
化シリコン（ＳｉＯ2 ）をゲート酸化層231aとして半導
体基板 210上の限定された活性領域に成長させるが、望
ましくは約 120オングストローム以下の他の二酸化シリ
コンを用いることもできる。次に半導体基板 210上にＣ
ＶＤを用いて浮動ゲート232aを堆積させる。本実施例で
は、浮動ゲート232aは厚さ約1500オングストロームのり
んをドープした多結晶シリコン（ポリシリコン即ちポリ
Ｓｉ）としたが、約600-1500オングストロームの範囲の
他の厚さのポリＳｉ層を用いることができる。次に浮動
ゲート232aを１次元でパターニングして活性領域内のゲ
ート酸化層231aにまたがるポリシリコンのストライプを
形成する。
【００１５】浮動ゲート232aのパターニングに続いて、
半導体基板 210上にゲート間絶縁層233aを形成する。こ
の層233aは酸化物−窒化物−酸化物すなわちＯＮＯ（Ｓ
ｉＯ2−Ｓｉ3Ｎ4−ＳｉＯ2）三層とし、厚さ約60オング
ストロームの第１の酸化層を層232a上に成長させ、厚さ
約80オングストロームの窒化層を第１の酸化層上に堆積
させ、厚さ約80オングストロームの第２の酸化層を窒化
層に堆積させる。もちろん厚さの異なるそれらのＯＮＯ
層を用いることができる。絶縁層233aの形成に続いて、
第２の導電層230aを堆積させる。実施例では約1500オン
グストロームのポリＳｉを堆積させてりんでドープする
が、約700-1500オングストロームの範囲の他の厚さのポ
リＳｉ層を用いることもできる。この第２の導電層230a
は更に導電層230aの抵抗を下げる役割をするＷシリサイ
ド（ＷＳｉ2） で被うようにする。実施例ではここでＣ
ＶＤを用いて約2000オングストロームのＷシリサイドを
堆積させるが、約1000−2000オングストロームの範囲の
他の厚さのＷシリサイドを用いることができる。もちろ
んＷシリサイドは本発明を実施する際には必ずしも必要
ないことが理解されよう。更に導電層230aの抵抗を下げ
る役割をする他の種類の層を同様に必要に応じて用いる
ことができる。
【００１６】ステップ1210では、絶縁層237aを層236a上
に形成する。本実施例では約 200オングストロームの二
酸化シリコンをここでＣＶＤを用いて堆積させるが、約
100オングストローム以上の他の厚さの二酸化シリコン
を用いることができる。二酸化シリコン層237aはここで
成長させるよりも堆積させて、Ｗシリサイド層236aを２
段階の酸化ステップにさらすのを避けることが望まし
い。Ｗシリサイドは後に酸化成長ステップにさらされ
る。Ｗシリサイドを第２の酸化ステップにさらすと、第
１の酸化ステップで生じるその化学量の変化により層23
6aの剥離が生じることがある。もちろんＷシリサイドの
性質と正確な処理シーケンスにより、絶縁層237aを堆積
させる代わりに成長させることもできる。
【００１７】次にエッチング停止層238aを絶縁層237a上
に堆積させる。本実施例では、ここで約1000オングスト
ロームの窒化シリコンを堆積させるが、約 500オングス
トロームの他の厚さの窒化シリコンを用いることもでき
る。二酸化シリコン層237aは絶縁体としてだけでなく、
Ｗシリサイドと窒化シリコンは両方ともその内部に応力
を有するので、窒化シリコン層238aのためのバッファ層
としての役割をすることに留意する。更に二酸化シリコ
ン層237aは更にジクロロシランとアンモニアを含む窒化
物蒸着化学とＷシリサイドの間に生じる悪作用を防ぐ役
割をする。二酸化シリコン層237aは、例えば下層の層上
にエッチング停止層 238ａを問題なく堆積できる場合は
省略することができることが理解されよう。
【００１８】窒化シリコン層238aの堆積に続いて、図５
の層をステップ1220で図６に示すようにゲートスタック
235にパターニングする。このパターニングは基板上に
フォトレジスト層を堆積させ、フォトレジスト層をアラ
インメント、露出して図５に示す硬化フォトレジストス
トリップ 258を形成する。次に図５の下層230a−238aを
よく知られた方法を用いてエッチングして図６に示すよ
うにゲートスタック 235を作製する。このパターニング
ステップ1220で浮動ゲート 232の第２の寸法を決め、半
導体装置の語線 230を定義する。
【００１９】２つのスタック 235を形成すると、図７に
示すように例えばソース領域211、213やドレイン領域 2
12などの適切な拡散領域をステップ1230でよく知られた
方法を用いて半導体基板 210に形成する。次にステップ
1240で酸化層（再酸化） 270をゲートスタック 235上に
熱成長させ、各々の制御ゲート 230と各々の浮動ゲート
232とを拡散領域 211、212、213から絶縁する。この酸
化物は浮動ゲート 232に改善された電荷保持能力を持た
せるため高品質酸化物である。別の実施例では堆積させ
た酸化物を使用することができるが、高品質酸化物に加
えて成長させた酸化物を使用することは、ステップ1220
でスタック 235のパターニング中に生じた各々の浮動ゲ
ート 232の破損領域を消費し、破損ゲートのギャップな
どの不規則な部分を含む浮動ゲート 232全体が酸化物で
確実に閉じこめられる。ここで酸化物の厚さはもちろん
酸化物を成長させる半導体材料内のドーピング量によ
る。本実施例では、約 500オングストロームの酸化物を
浮動ゲート 232の各々の側に成長させるが、約 200オン
グストローム以上の他の厚さの酸化物の成長を用いるこ
とができる。拡散領域 211、212、213及び各々のスタッ
ク 235の上部近くの層230、236の側部については、ここ
で一般に酸化物の成長は約800-1000オングストロームの
範囲であるが、他の厚さを使用することもできる。
【００２０】再酸化成長に続いて、ステップ1250で窒化
シリコン層 280を基板上に堆積させ、図８に示すように
スタック 235の上部と側面を被覆する。本実施例ではこ
こで約 800オングストロームの窒化シリコンを堆積させ
るが、約 500オングストローム以上の他の厚さの窒化シ
リコンを使用することもできる。この窒化シリコン層28
0はステップ1260で続いて異方性エッチング処理を行い
側壁スペーサを形成する。異方性エッチングでは、窒化
シリコン層 280の窒化シリコンを各々のスタック 235の
上部と半導体基板 210から除去する。このエッチング
中、各々のスタック 235の側面からは全く除去しないあ
るいはほんのわずかの量の窒化シリコンしか除去しな
い。拡散領域 211、212、213に対する再酸化成長のた
め、各々のスタック 235上の窒化物側壁スペーサは一般
に半導体基板 210まで延びない。わずかな超過エッチン
グでも、最初に堆積させた窒化シリコン層238aから各々
のスタック 235上に窒化シリコンが依然存在する。その
結果、図９に示すように両スタック 235は絶縁酸化層 2
37と窒化シリコンエッチング停止層 238により保護され
るようになる。
【００２１】スタック 235を窒化シリコンエッチング停
止層 238で包み込んだのち、上部絶縁ないし誘電層 221
を図１０に示すようにステップ1270で半導体装置上に形
成する。従来技術で知られているように一連の非ドープ
ないしドープ酸化物を堆積、リフローして半導体装置を
平坦化して上部層 221を形成する。本実施例では上部層
221は約8000オングストロームの硼素りんシリケードガ
ラス（ＢＰＳＧ）でできているが、上部層 221には他の
厚さのＢＰＳＧないし様々な厚さの他の誘電材料を使用
することができる。次にステップ1280では、例えばドレ
イン領域 212などの必要な拡散領域上に接点領域をフォ
トリソグラフィを用いて上部層 221の上部に決める。す
なわち、フォトレジスト層を上部層 221上に堆積させ、
アラインメントさせ、露出して開口部 291を有するパタ
ーン化フォトレジスト層 290を形成する。
【００２２】次に各々の接点領域（例：開口部 291）の
酸化物を、各々の接点領域の酸化物を異方性、酸化物：
窒化物選択エッチング技法でエッチングする。そのエッ
チング技法は、それぞれの接点領域のいずれの窒化シリ
コンないしシリコンよりもはるかに早い速度で酸化物を
エッチングする。酸化物対窒化物エッチング選択度は15
ないしそれ以上とする。その結果、各々のスタック 235
は接点エッチング中に接点領域内でその窒化シリコンエ
ッチング停止層 238により保護されたままとなる。一
方、それらの接点領域内の酸化物はスタック 235の間の
底部で拡散領域、例えばドレイン領域 212が露出される
までエッチングされ、図１１に示すように接点開口部 3
00が形成される。接点領域内の各々のスタック 235の下
部は窒化シリコンエッチング停止層 238により保護され
ないが、酸化物、窒化物エッチングは異方性であるの
で、そこで成長した絶縁酸化層 237はそれにも関わらず
残る。各々のスタック 235の底部はそのエッチングに余
り影響されず、従って絶縁酸化層 237に保護されたまま
となる。接点開口部エッチングに続いて、フォトレジス
ト層 290を適切に除去する。
【００２３】明かに接点リソグラフィは、本発明の結果
としては、従来技術で存在した接点開口部サイズ及び接
点開口部アラインメント要件に余り制約されない。本発
明では、接点開口部は、ゲートとして自己アラインメン
トされる接点詰物に接続される下層の拡散領域に大まか
にアラインメントするだけである。即ちゲートはここで
保護されているので、短絡を生じることなく導電材料の
詰物開口部 300をスタック 235の上に載置できるので、
どちらの方向の少しのミスアラインメントも害を及ぼす
ことはない。更に接点開口部サイズを、拡散接点−ゲー
ト短絡を生じるあるいはセルサイズを増大する懸念なく
大きくすることができる。実際に図１１に示すように、
接点開口部 300を上部層 221で形成して各々のスタック
235の間の全領域をカバーし、更にスタック 235の直接
真上の領域をカバーして接点開口部 300がミスアライン
メントしても、接点開口部の底部で 100％のカバーを達
成することができる。もちろん２つの隣接するゲートの
端部にアラインメントした接点を示したが、本発明は１
つのゲートの端部に対して接点をアラインメントするの
に使用することができる。
【００２４】選択的接点エッチングに続いて、ステップ
1290で拡散接点−ゲート短絡を不慮に生じる懸念なく、
生じた接点開口部 300に適切な例えば金属などの導電材
料を充填することができる。本実施例では、ゲートスタ
ック 235間にここで形成された狭い間隔 300などの小さ
い接点開口部を充填するにはブランケット・タングステ
ン堆積及びエッチングバンクで形成したタングステンプ
ラグが理想的であるので、それらを使用する。その結
果、図４に示すように、接点詰物 220が形成されてドレ
イン領域 212への利用可能な接続が形成される。次に導
電線を接点詰物 220並びに他の接点詰物にパターニング
して所望の適切な相互接続を形成する。
【００２５】
【発明の効果】図４から分かるように、図２に示す従来
技術と比較して本発明により各々のゲートスタック 235
は互いにはるかに近くパターニングでき、従来技術で存
在する拡散接点−ゲート短絡を形成するという付随する
リスクなくすことができる。したがって、本発明によれ
ば小さいセルサイズと高いセル密度の半導体装置を提供
することができる。実際、各々のゲートスタック 235は
ゲート絶縁に対するリソグラフィ解像度限度が可能な限
り互いに近く配設することができる。例えば 0.4ミクロ
ン・プロセスゲートスタック 235は 0.4ミクロン離した
だけで配設することができる。本発明の結果、接点リソ
グラフィは従来技術で存在したゲート間間隔に対する厳
密なアラインメント及び接点開口部サイズの要件にもは
や制約されることはない。むしろ、セルサイズを増大あ
るいは拡散接点−ゲート短絡を生じる懸念なく、接点開
口部サイズを大きくし、アラインメント許容限度を緩和
することができる。このように、不慮の拡散接点−ゲー
ト間の短絡のリスクなく半導体装置でセルサイズを削減
する半導体作製での接点処理の発明を説明した。
【００２６】エッチング停止層 238は上述のように窒化
シリコンで造るようにするが、本発明の利点を実現する
にあたって、例えば酸化アルミニウム（Ａｌ2Ｏ3）、過
シリコン酸化物（例：ＳｉＯ）、オキシ窒化シリコン
（ＳｉＯxＮy）などの他の種類の材料をよく知られた方
法を用いて、半導体装置の各々のゲートスタック 235を
包むことができる。もちろん、使用する選択的接点エッ
チングは、エッチング停止層 238と上部誘電層 221のた
めに選択する所望の種類の材料に基づく。例えばアルミ
ニウム酸化物エッチング停止層 238と上部酸化層 221の
場合、上部層 221に接点開口部 300を形成するのに酸化
物：アルミニウム酸化物選択的接点エッチングが必要に
なる。
【００２７】またエッチング停止層 238は各々のステッ
プで同一材料を用いてステップ1210で第１のエッチング
停止層を堆積させ、ステップ1250で第２のエッチング停
止層を堆積させることで形成するが、第１のエッチング
停止層を形成するのに使用する材料は第２のエッチング
停止層を形成するのに使用する材料と異なるものにする
ことができる。もちろんここで使用する異なる材料の各
々は、よく知られた方法を用いて形成することができ、
もちろんここで使用する選別的接点エッチングは上部層
221の材料を異なるエッチング停止層を形成するのに使
用するどちらの材料よりも早い速度でエッチングする。
更に本発明はドレイン領域 212への利用可能な接続の形
成に関して説明したが、本発明はゲートスタック 235の
周囲ないし隣接した近くの例えばソース領域 211ないし
213などの他の領域に対する利用可能な接続を形成する
のにも使用することができる。
【図面の簡単な説明】
【図１】 従来の接点処理の結果、半導体装置で必要な
接点−ゲート間の間隔を例示する図である。
【図２】 従来の接点処理の結果、半導体装置で必要な
接点−ゲート間の間隔を示す図１の部分断面図である。
【図３】 本発明の結果、従来技術で必要とされた接点
−ゲート間の間隔をなくした半導体装置の部分図であ
る。
【図４】 本発明の結果、従来技術で必要とされた接点
−ゲート間の間隔をなくした図３の半導体装置の部分断
面図である。
【図５】 本発明の半導体装置の作製中の層の形成を例
示する図である。
【図６】 本発明の半導体装置の作製中に形成される２
つのゲートスタックを例示する図である。
【図７】 本発明の半導体装置の作製中のソース／ドレ
イン移植片と熱酸化成長を例示する図である。
【図８】 本発明の半導体装置の作製中の窒化シリコン
堆積を例示する図である。
【図９】 本発明の半導体装置の作製中の窒化シリコン
スペーサ・エッチングの結果を例示する図である。
【図１０】 本発明の半導体装置の作製中の上部酸化
層と接点パターン化層の形成を例示する図である。
【図１１】 本発明の半導体装置の作製中の選別的接
点エッチングの結果を例示する図である。
【図１２】 本発明の半導体装置の作製を示す流れ図で
ある。
【符号の説明】
２１０…半導体基板、２２０…接点詰め物、２３０…語
線、２３２…浮動ゲート、２３５…ゲートスタック、２
３８…エッチング停止層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｒ 8826−4Ｍ 21/768 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ (72)発明者 グレゴリー・イー・アトウッド アメリカ合衆国 95125 カリフォルニア 州・サン ホゼ・マーシャ ウェイ・2495 (72)発明者 ダニエル・エヌ・タン アメリカ合衆国 95132 カリフォルニア 州・サン ホゼ・バーデン コート・1692

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 (a) ゲートからなるスタックを半導体基
    板上に形成し、 (b) 第１の絶縁層を前記ゲートの露出部分上に形成し、 (c) 前記スタックの周りにエッチング停止層を形成し、 (d) 前記半導体基板上と前記スタックの周りに第２の絶
    縁層を形成し、 (e) 前記スタックと隣接した前記半導体基板上の領域で
    第２の絶縁層に開口部を形成し、 (f) 前記開口部を導電材で充填するステップからなる前
    記半導体基板上に半導体装置を形成する方法。
  2. 【請求項２】 半導体基板と、 前記半導体基板上に形成したゲートからなるスタック
    と、 前記半導体基板の前記スタックと隣接した領域と、 前記スタックの前記ゲートの周りの第１の絶縁層と、 前記スタックを包むエッチング停止層と、 前記領域に接続されて導電材が充填された開口部を前記
    領域の上側に形成させた前記半導体基板上に配置した第
    ２の絶縁層とからなる半導体装置。
  3. 【請求項３】 (a) それぞれ浮動ゲートと制御ゲートと
    を有する２つのスタックを半導体基板上に形成し、 (b) 第１の絶縁層を各々のスタックの前記浮動ゲートの
    少なくとも露出部分上に形成し、 (c) 前記各々のスタックの周りにエッチング停止層を形
    成し、 (d) 前記半導体基板上と前記スタックの周りに第２の絶
    縁層を形成し、 (e) 前記スタック間の第２の絶縁層に開口部を形成し、 (f) 前記開口部を導電材で充填することを特徴とする前
    記半導体基板上に半導体装置を形成する方法。
  4. 【請求項４】 半導体基板と、 前記半導体基板上に形成したそれぞれ浮動ゲートと制御
    ゲートとを有する２つのスタックと、 前記半導体基板の前記２つのスタック間の領域と、 前記各々のスタックの少なくとも前記浮動ゲートの周り
    の第１の絶縁層と、 前記各々のスタックを包むエッチング停止層と、 前記半導体基板上に配置した、前記２つのスタック間に
    前記半導体基板の前記領域に接続される導電材で充填さ
    れる開口部を有する第２の絶縁層とからなる半導体装
    置。
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