JPS5952847A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5952847A JPS5952847A JP16552182A JP16552182A JPS5952847A JP S5952847 A JPS5952847 A JP S5952847A JP 16552182 A JP16552182 A JP 16552182A JP 16552182 A JP16552182 A JP 16552182A JP S5952847 A JPS5952847 A JP S5952847A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置の製造方法、特に半導体素子間
の分離領域の形成方法に関するものである。
の分離領域の形成方法に関するものである。
従来の分離領域の形成方法としては、第１図に示すよう
な方法があった。図において（１）はシリコン半導体基
板、（２）は下敷シリコン酸化膜、（３）は耐酸化性マ
スクとなるシリコン窒化膜、（４）はフォトレジスト膜
、（５）は分離領域のシリコン酸化膜である。
な方法があった。図において（１）はシリコン半導体基
板、（２）は下敷シリコン酸化膜、（３）は耐酸化性マ
スクとなるシリコン窒化膜、（４）はフォトレジスト膜
、（５）は分離領域のシリコン酸化膜である。
次に従来方法の手順について説明する。まず第１図（ａ
）に示すように、シリコン半導体基板（１）上に下敷シ
リコン酸化膜（２）およびシリコン窒化膜（３）を形成
した後、通常の写真製版技術によりフォトレシスト膜（
４）のパターンを形成する。このフォトレジスト膜（４
）をマスクとして分離領域が形成される場所のシリコン
窒化膜（３）および下敷シリコン酸化膜（２）を除去す
ると、 ｖＥ１図（ｂｌに示すようになる。
）に示すように、シリコン半導体基板（１）上に下敷シ
リコン酸化膜（２）およびシリコン窒化膜（３）を形成
した後、通常の写真製版技術によりフォトレシスト膜（
４）のパターンを形成する。このフォトレジスト膜（４
）をマスクとして分離領域が形成される場所のシリコン
窒化膜（３）および下敷シリコン酸化膜（２）を除去す
ると、 ｖＥ１図（ｂｌに示すようになる。
その後例えばＰ型シリコン半導体基板の場合には、Ｐ型
の伝導特性を持つホウ素のような不純物をイオン注入法
によりシリコン半導体基板（１）中に打ち込んだ後、シ
リコン窒化膜（３）をマスクとして熱酸化を行うことに
よりシリコン半導体基板（１）の露出していた領域のみ
に選択的に分離領域となるシリコン酸化膜（５）が形成
され、第１図（Ｃ）に示すようになる。この後、シリコ
ン窒化膜（３）および下敷シリコン酸化膜（２）を順に
除去してシリコン半導体基板（１）面を露出させると、
第１１ＺＩ （ｄ）に示すようになり、後工程でこの露
出領域を活性領域として半導体能動素子を形成する。分
離領域のシリコン酸化膜（５）はこれらの半導体能動素
子間を分離するものである。
の伝導特性を持つホウ素のような不純物をイオン注入法
によりシリコン半導体基板（１）中に打ち込んだ後、シ
リコン窒化膜（３）をマスクとして熱酸化を行うことに
よりシリコン半導体基板（１）の露出していた領域のみ
に選択的に分離領域となるシリコン酸化膜（５）が形成
され、第１図（Ｃ）に示すようになる。この後、シリコ
ン窒化膜（３）および下敷シリコン酸化膜（２）を順に
除去してシリコン半導体基板（１）面を露出させると、
第１１ＺＩ （ｄ）に示すようになり、後工程でこの露
出領域を活性領域として半導体能動素子を形成する。分
離領域のシリコン酸化膜（５）はこれらの半導体能動素
子間を分離するものである。
従来の素子間分離領域は以上のような方法により形成さ
れているので、選択酸化時に耐酸化性マスクであるシリ
コン窒化１摸（３１の端からシリコン酸化膜（５）が横
方向に食い込む、いわゆるバードビークが大きく起こる
。このため分離領域が必要以上に広くなり、素子の高密
度化に大きな障害となるという欠点かあった。
れているので、選択酸化時に耐酸化性マスクであるシリ
コン窒化１摸（３１の端からシリコン酸化膜（５）が横
方向に食い込む、いわゆるバードビークが大きく起こる
。このため分離領域が必要以上に広くなり、素子の高密
度化に大きな障害となるという欠点かあった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、（半導体基板にその活性領域部分
を囲む溝を形成し、該活性領域部分を覆う第１の薄膜の
側面及びその真下の部分を第３の薄膜で覆った後、熱酸
化により素子１ｋ１分離領域を形成することにより、ン
バードビークによる分離領域の拡大を抑えることのでき
る素子間分離領域の形成法を要点とする半導体装置の製
造方法を提供することを目的としている。
めになされたもので、（半導体基板にその活性領域部分
を囲む溝を形成し、該活性領域部分を覆う第１の薄膜の
側面及びその真下の部分を第３の薄膜で覆った後、熱酸
化により素子１ｋ１分離領域を形成することにより、ン
バードビークによる分離領域の拡大を抑えることのでき
る素子間分離領域の形成法を要点とする半導体装置の製
造方法を提供することを目的としている。
゛以下、この発明の一実施例を図について説明する。第
２図において、（１）はシリコン半導体基板、（２）は
下敷シリコン酸化膜、（３）は第１層目のシリコン窒化
膜、（６）は多結晶シリコン膜、（７）はモリブデゆ ン・シリサイド膜、（８）はシリコン半導体基板中にノ
ｌ？。
２図において、（１）はシリコン半導体基板、（２）は
下敷シリコン酸化膜、（３）は第１層目のシリコン窒化
膜、（６）は多結晶シリコン膜、（７）はモリブデゆ ン・シリサイド膜、（８）はシリコン半導体基板中にノ
ｌ？。
成された溝、（９）は第２層目のシリコン窒化膜、（５
）は分離領域のシリコン酸化膜である。
）は分離領域のシリコン酸化膜である。
シリコン半導体基板（１）上に下敷シリコン酸化膜（２
）およびシリコン窒化膜（３）からなる第１の薄膜（１
２１を形成した後、通常の写真製版工程を経て分離領域
が形成される場所の第１層目のシリコン窒化膜（１１１
１を覆っていることとなる。その後、例えば化学的気相
成長法により基板（１）全面を被覆する多結晶シリコン
膜（６）を、さらに例えばスパッタ法によりモリブデン
・シリサイド膜（７）を＄２の簿膜（１３）として形成
すると、第２図（ｂ）に示すようにｔ記第２の薄膜１３
）に第１の薄膜（１りの端部で段差部が形成されること
となる。その後、例えばフロン１４に酸素を混合したガ
スを用いたプラズマエツチング法によりモリブデン・シ
リサイド膜（７）の除去を行った後、塩素を含むガスを
用いたプラズマエツチング法により多結晶シリコン膜（
６）の除去を行うと、上記第１層目のシリコン窒化膜（
３）と゛ト敷シリコン酸化膜（２）によってできた段差
部近傍でのモリブデン・シリサイド膜（７）およＯ・多
結晶シリコン膜（６）のエツチングの進行が他の部分よ
り房＜、曲の部分のモリブデン・シリサイド膜（７）お
よび多結晶シリコン膜（６）か完全に除去された時には
、第２図（Ｃ）に示すように上記段差部近傍のシリコン
半導体基板（１）中にＵ字型の溝（８）が形成される。
）およびシリコン窒化膜（３）からなる第１の薄膜（１
２１を形成した後、通常の写真製版工程を経て分離領域
が形成される場所の第１層目のシリコン窒化膜（１１１
１を覆っていることとなる。その後、例えば化学的気相
成長法により基板（１）全面を被覆する多結晶シリコン
膜（６）を、さらに例えばスパッタ法によりモリブデン
・シリサイド膜（７）を＄２の簿膜（１３）として形成
すると、第２図（ｂ）に示すようにｔ記第２の薄膜１３
）に第１の薄膜（１りの端部で段差部が形成されること
となる。その後、例えばフロン１４に酸素を混合したガ
スを用いたプラズマエツチング法によりモリブデン・シ
リサイド膜（７）の除去を行った後、塩素を含むガスを
用いたプラズマエツチング法により多結晶シリコン膜（
６）の除去を行うと、上記第１層目のシリコン窒化膜（
３）と゛ト敷シリコン酸化膜（２）によってできた段差
部近傍でのモリブデン・シリサイド膜（７）およＯ・多
結晶シリコン膜（６）のエツチングの進行が他の部分よ
り房＜、曲の部分のモリブデン・シリサイド膜（７）お
よび多結晶シリコン膜（６）か完全に除去された時には
、第２図（Ｃ）に示すように上記段差部近傍のシリコン
半導体基板（１）中にＵ字型の溝（８）が形成される。
このようなエツチング速度の差は段差部での歪によるも
のである。上記溝（８）を形成した後、例えばＰ型シリ
コン半導体基板の場合には、Ｐ型の伝導特性を持つホウ
素のような不純物をイオン注入法によりシリコン半導体
基板（１）中に打ち込む。その後、基板（１）全面に例
えば化学的気相成長法により第３の薄膜である第２層目
のシリコン窒化膜（９）を形成すると、第２図（ｄ）に
示すようになる。この第２層目のシリコン窒化膜（９）
を例えばフロン１４に水素をＭ合しと たガスを用い、物理的なスパッタ効果と化学反？を利用
した反応性イオンエツチング法によりエツチングすると
、この場合のエツチングは横力間には進まないため、他
の部分の第２層目のシリコン窒化膜（９）が完全に除去
された時にも、段差ｇｌ≦および溝（Ｆ？）の側面には
第２層目のシリコン窒化膜（９）が第２図（ｅ）に示し
たように壁（１０）として残ることとなる。ここで、シ
リコン窒化膜（９）の場合は段差部での歪はないのでエ
ツチングは加速されない。その後、熱酸化を行うと、第
２図（ｆ）に示すようにシリコン半導体基板（１）の露
出した領域に選択的にシリコン酸化膜（５）かノ１成さ
れ、これにより素子分離領域が形成される。その後残っ
ていた第２層目のシリコン窒化膜（９）の壁（川）、第
１層目のシリコン窒化膜（３）および下敷シリコン酸化
膜（２）を順に除去してシリコン半導体基板（１）面を
露出させると、第２図（ｇ）に示すようになる。
のである。上記溝（８）を形成した後、例えばＰ型シリ
コン半導体基板の場合には、Ｐ型の伝導特性を持つホウ
素のような不純物をイオン注入法によりシリコン半導体
基板（１）中に打ち込む。その後、基板（１）全面に例
えば化学的気相成長法により第３の薄膜である第２層目
のシリコン窒化膜（９）を形成すると、第２図（ｄ）に
示すようになる。この第２層目のシリコン窒化膜（９）
を例えばフロン１４に水素をＭ合しと たガスを用い、物理的なスパッタ効果と化学反？を利用
した反応性イオンエツチング法によりエツチングすると
、この場合のエツチングは横力間には進まないため、他
の部分の第２層目のシリコン窒化膜（９）が完全に除去
された時にも、段差ｇｌ≦および溝（Ｆ？）の側面には
第２層目のシリコン窒化膜（９）が第２図（ｅ）に示し
たように壁（１０）として残ることとなる。ここで、シ
リコン窒化膜（９）の場合は段差部での歪はないのでエ
ツチングは加速されない。その後、熱酸化を行うと、第
２図（ｆ）に示すようにシリコン半導体基板（１）の露
出した領域に選択的にシリコン酸化膜（５）かノ１成さ
れ、これにより素子分離領域が形成される。その後残っ
ていた第２層目のシリコン窒化膜（９）の壁（川）、第
１層目のシリコン窒化膜（３）および下敷シリコン酸化
膜（２）を順に除去してシリコン半導体基板（１）面を
露出させると、第２図（ｇ）に示すようになる。
なお、上記実施例では、Ｕ字型の溝（８）を形成する際
に用いる膜がモリブデン・シリサイド膜（７）と多結晶
シリコン膜（６）との２層膜で構成されている場合を示
したか、この膜は段差部で歪を生ずる材料であれば何を
用いてもよく、例えばモリブデン膜と多結晶シリコン膜
との２層膜、あるいはモリブデン・シリサイド膜１層で
あってもよい。
に用いる膜がモリブデン・シリサイド膜（７）と多結晶
シリコン膜（６）との２層膜で構成されている場合を示
したか、この膜は段差部で歪を生ずる材料であれば何を
用いてもよく、例えばモリブデン膜と多結晶シリコン膜
との２層膜、あるいはモリブデン・シリサイド膜１層で
あってもよい。
以上のように、この発明によれば半導体基板及びその活
性領域部分上に形成された第１の薄１１φを該薄膜の端
部で段差部ができるよう第２の薄膜で被覆し、段差部の
エツチングが他の部分より速く進行するエツチングによ
り上記活性領址１部分を囲む溝を形成し、上記第１の薄
１漠の側面部分及びその真下の部分を第３の薄膜で覆い
、熱酸化により上記活性領域部分を囲むシリコン隼・化
膜からなる素子分離領域を形成したので、従来法のよう
な活性領域部分への素子分離領域の横方向の食い込みか
抑えられて素子分離領域が狭くなり、（ＩＫ細パターン
の形成が可能となる効果がある。
性領域部分上に形成された第１の薄１１φを該薄膜の端
部で段差部ができるよう第２の薄膜で被覆し、段差部の
エツチングが他の部分より速く進行するエツチングによ
り上記活性領址１部分を囲む溝を形成し、上記第１の薄
１漠の側面部分及びその真下の部分を第３の薄膜で覆い
、熱酸化により上記活性領域部分を囲むシリコン隼・化
膜からなる素子分離領域を形成したので、従来法のよう
な活性領域部分への素子分離領域の横方向の食い込みか
抑えられて素子分離領域が狭くなり、（ＩＫ細パターン
の形成が可能となる効果がある。
第１図（ａ）〜（ｄ）は従来の素子間分離法を示す断ｍ
１図、第２図（ａ）〜（ｇ）は本発明の一実施例による
半導体装置の製造方法を示す断面図である。 （１）・・・半導体基＆（シリコン基板）、（５）・・
・素子分離領域（シリコン酸化膜）、（８）・・・溝、
（９）・・・第３０薄腰（第２層目のシリコン窒化膜）
、（１１）・・・活性領域部分、θカ・・・第１の薄１
１ψ（下敷シリコン酸化１１・−・。 第１層目のシリコン窒化膜） 、（１３１・・・第２の
薄膜（多結晶シリコン膜、モリブデン・シリサイド膜）
。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − （ｄ） 第２図 （ＣＩ） （ｂ） 手続補正書″（目先） 特許庁長官殿 ■。事件の表示 特願昭 ５７−１６５５２１号
２、発明の名ｆ４、 半導体装ｐｌの製造方法 ３、補正をする者 代表台 片 １．１．＋ イー 八 部４代理人 ５袖止の対象 明細１−の発明の詳細な説明の欄 ６、？ｎ：正の内容 明細１１）をつぎのとおり訂正する。
１図、第２図（ａ）〜（ｇ）は本発明の一実施例による
半導体装置の製造方法を示す断面図である。 （１）・・・半導体基＆（シリコン基板）、（５）・・
・素子分離領域（シリコン酸化膜）、（８）・・・溝、
（９）・・・第３０薄腰（第２層目のシリコン窒化膜）
、（１１）・・・活性領域部分、θカ・・・第１の薄１
１ψ（下敷シリコン酸化１１・−・。 第１層目のシリコン窒化膜） 、（１３１・・・第２の
薄膜（多結晶シリコン膜、モリブデン・シリサイド膜）
。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 信 − （ｄ） 第２図 （ＣＩ） （ｂ） 手続補正書″（目先） 特許庁長官殿 ■。事件の表示 特願昭 ５７−１６５５２１号
２、発明の名ｆ４、 半導体装ｐｌの製造方法 ３、補正をする者 代表台 片 １．１．＋ イー 八 部４代理人 ５袖止の対象 明細１−の発明の詳細な説明の欄 ６、？ｎ：正の内容 明細１１）をつぎのとおり訂正する。
Claims (3)
- （１）半導体基板及びその活性領域部分上に形成された
第１の薄膜を該薄膜の端部で段差ができるよう°第２の
薄膜で被覆する第１の工程と、段差部のエツチングが他
の部分より速く進行するエツチングを上記第２の薄膜に
施こして上記半導体基板に上記活性領域部分を囲む溝を
形成する第２の工程と、上記半導体基板及び上記第１の
薄膜を第３の薄膜で被覆する第３の工程と、上記第３の
薄膜をその上記第１の薄膜の側面部分及びその真下の部
分を残してエツチングする第４の工程と、上記半導体基
板を熱酸化して上記活性領域部分を囲むシリコン酸化膜
からなる素子分離領域を形成する第５の工程とを備えた
ことを特徴とする半導体装置の製造方法。 - （２）上記第１の工程で用いる第２の薄膜を、スパッタ
′法により形成されるモリブデン・シリサイド膜とした
ことを特徴とする特許請求の籟囲第１項記載の半導体装
置の製造方法。 - （３）上記第１の工程で用いる第２の薄膜を、多結晶シ
リコン膜とこの上に形成されるモリブデン
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16552182A JPS5952847A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16552182A JPS5952847A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5952847A true JPS5952847A (ja) | 1984-03-27 |
Family
ID=15813966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16552182A Pending JPS5952847A (ja) | 1982-09-20 | 1982-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418300B1 (ko) * | 1996-12-04 | 2004-04-17 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154077A (ja) * | 1974-05-22 | 1975-12-11 | ||
| JPS5244584A (en) * | 1975-10-06 | 1977-04-07 | Matsushita Electric Ind Co Ltd | Method of treating semiconductor substrate |
| JPS54115085A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS5638844A (en) * | 1979-09-05 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1982
- 1982-09-20 JP JP16552182A patent/JPS5952847A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154077A (ja) * | 1974-05-22 | 1975-12-11 | ||
| JPS5244584A (en) * | 1975-10-06 | 1977-04-07 | Matsushita Electric Ind Co Ltd | Method of treating semiconductor substrate |
| JPS54115085A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS5638844A (en) * | 1979-09-05 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418300B1 (ko) * | 1996-12-04 | 2004-04-17 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
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