JP2002353246A - 自己整合されたシリサイド・プロセスおよびそれによって形成された構造 - Google Patents

自己整合されたシリサイド・プロセスおよびそれによって形成された構造

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Abstract

(57)【要約】 【課題】 シリコン・サイドウォール・ソースおよびド
レイン・コンタクトに適用できる新規な自己整合された
（サリサイド）方法を提供すること。 【解決手段】 シリコン含有領域の消費を制御した非プ
レーナ・シリコン含有領域に金属シリサイド・コンタク
トを形成する方法（およびこの方法によって形成される
構造）は、シリコン含有領域上にブランケット金属層を
形成すること、金属層上にシリコン層を形成すること、
金属に対して前記シリコン層を選択的に異方性エッチン
グすること、第１温度で金属をシリコンと反応させて金
属シリコン合金を形成すること、金属層の未反応部分を
エッチングすること、第２温度でアニーリングして金属
−Ｓｉ2合金を形成すること、および未反応シリコン層
を選択的にエッチングすることを含む。

Description

【発明の詳細な説明】
【０００１】本発明の少なくとも一部は、国防高等研究
計画局（Defense Advanced Research Projects Agency,
ＤＡＲＰＡ）の契約Ｎｏ．Ｎ６６００１−９７−１−
８９０８によって資金を受けており、米国政府はその後
発行されるどんな特許にも少なくとも何らかの権利を有
するものである。
【０００２】本出願は、ＩＢＭ整理番号ＹＯ９９９−４
０８を有し本譲受人に譲渡され参照により本明細書に合
体した米国特許出願第０９／５６９，３０６号（対応日
本特許出願２００１年第１３７７５４号）、ＩＢＭ整理
番号ＹＯＲ９−２０００−００１８を有し本譲受人に譲
渡され参照により本明細書に合体した米国特許出願第０
９／５１５，０３３号（米国特許第６３２３１３０
号）、およびＩＢＭ整理番号ＹＯＲ９−２０００−０３
７３を有し参照により本明細書に組み込む米国特許出願
第０９／７１２，２６４号に関連するものである。
【０００３】
【発明の属する技術分野】本発明は、シリコン金属酸化
物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関
し、ＳｉＭＯＳＦＥＴへ金属シリサイド・コンタクトを
形成する方法に関する。
【０００４】
【従来の技術】シリコン金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）のスケーリングにより、ゲー
ト長を短縮することが引続き必要とされている。ＭＯＳ
ＦＥＴチャネルを短縮すると、デバイスしきい値電圧Ｖ
ｔはゲート長の影響を受けるようになる。「短チャネル
効果（ＳＣＥ）」として知られているこの効果を回避し
ないと、ゲート長の異なるデバイスは、ターン・オン電
圧が異なることになる。製造装置の許容誤差のためにゲ
ート長の変動は常に予想されるので、Ｖｔがゲートサイ
ズに左右されることは回路故障を引き起こす可能性があ
る。
【０００５】ＳＣＥを抑制するためには、シリコン−オ
ン−インシュレータ（ＳＯＩ）の膜厚のスケーリングが
必要である。以下に示すように、より短いゲート長を有
するデバイスを設計するには、より薄いＳＯＩチャネル
の使用が必要となるであろう。さらに、このデザイン・
ルールは、シングル・ゲートＭＯＳＦＥＴおよびダブル
・ゲートＭＯＳＦＥＴいずれにも当てはまる。
【０００６】すなわち、図１は、異なるＳＯＩチャネル
厚み（ｔsi）についてゲート長の関数としてＶｔの変化
を示したものである。特に、図１は、非常に短いゲート
長が作製されると、非常に平らなＶｔが得られずＶｔの
急激な減少が認められることを示している。ウエーハか
らウエーハへ、さらに同じウエーハ上のデバイスからデ
バイスへさえ、厳密に同じものを転写することはできな
いので、所与のどんな製造においても、常になんらかの
許容誤差があることに留意されたい。それ故、実際にい
くらかの許容誤差が存在する（例えば、ウエーハ全体で
ゲート長変動１０％）。こうした許容誤差／変動が図１
のゲート長のグラフの平らな領域で起こるのであれば、
何らの問題もないはずである。
【０００７】しかし、こうした１０％のゲート長変動が
図１の傾斜部分で起こると、ウエーハ全体のデバイスの
しきい値電圧（Ｖｔ）には大きな差が生じるという問題
が起こるであろう。すなわち、ウエーハ上のいくつかの
デバイスはより低い電圧で導電を開始することができ、
一方他のデバイスはより高い電圧で導電を開始すること
になる。したがって、回路は機能しない可能性がある。
図１は、ゲート長を制御することの重要性を示してい
る。それ故に、非常に短いゲート長へと技術が進歩する
につれて何らかの問題が発生する恐れがある。
【０００８】さらに、図１では、シングルおよびダブル
・ゲートＭＯＳＦＥＴのいずれも、より薄いチャネルを
用いた場合に改良されたＳＣＥ動作を示すことが留意さ
れたい。しかし、ＳＯＩチャネルをより薄くすると、新
たな難題が発生する。すなわち、チャネルを薄くするに
つれて、ソースおよびドレインへの直列抵抗が増大す
る。寄生直列抵抗は、デバイスの速度に影響を与えるの
で、最小限に抑えなければならない。この抵抗を低減す
るために、ソースおよびドレイン領域を厚くする。最適
化されたデバイスは、ＳＣＥを抑制するために薄いチャ
ネル領域を有し、低直列抵抗のためにソースおよびドレ
イン領域が厚い。ソースおよびドレイン領域をより厚く
することは、選択エピタキシによって実現することがで
きるが、これはソース、ドレイン、およびゲート領域の
みにシリコンを追加することになろう。
【０００９】図２は、エピタキシで「厚くした」シリコ
ン・ソースおよびドレイン８を有するＭＯＳＦＥＴ構造
を示す。特に、図２は、その上に形成された埋め込み酸
化層２を有するシリコン基板１を示す。シリコン−オン
−インシュレータ（ＳＯＩ）層３が、ＢＯＸ層２の上に
形成されている。ゲート誘電体４がＳＯＩ３上に形成さ
れ、ゲート５がゲート誘電体４上に形成されている。さ
らに、ゲート・スペーサ６も、この構造のサイドウォー
ルに設けられている。Ｓｉエピタキシは選択的でなけれ
ばならない。さもないとデバイス・ゲート・スペーサ６
上にシリコンが堆積し、これがソースおよびドレインを
ゲートに短絡させることになる。
【００１０】しかし、選択シリコン・エピタキシは、通
常高い成長温度（例えば、約８５０〜１２００℃）を必
要とし、表面処理（特に洗浄）に非常に弱く、生産用に
は不安定な技術となっている。実際、この方法は選択性
が高いため、表面の化学的性質がきわめて重要になる。
例えば、表面に残った自然酸化物などの少量の酸化物な
どがあると、これらの領域では成長がなく歩留まりが非
常に低くなってしまう。
【００１１】薄いＳＯＩチャネルをコンタクトさせるよ
り単純でより安定な技術は、T. Yoshitomi, M. Saito,
T. Ohguro, M. Ono, H.S. Momose, およびH. Iwaiの「S
ilicided Silicon-sidewall Source and Drain Structu
re for High Performance 75-nm Gate Length pMOSFET
s」、1995 Symposium on VLSI Technology Digest、１
１頁に記載のように、ソースおよびドレインにシリコン
・サイドウォール・コンタクトを形成させることによる
ものである。この方法は、参照により本明細書に組み込
む米国特許第５，７７３，３３１号）に記載のように、
ダブル・ゲートＭＯＳＦＥＴ構造の場合にも非常に有用
であることが分かった。
【００１２】この方法は、シリコン膜（例えば、多結晶
Ｓｉ）を堆積させ、これを方向性エッチャ（例えば、反
応性イオン・エッチング（ＲＩＥ））でエッチングし
て、ゲートの両側にＳｉサイドウォールを形成すること
を含む。サイドウォールは、ソースおよびドレインの拡
張部を形成し、ここに後でメタル・コンタクトを形成す
ることができる。
【００１３】図３は、シリコン・ソースおよびドレイン
・サイドウォール７を有する代表的なＭＯＳＦＥＴ構造
を示す。サイドウォール技術は選択的堆積を必要とせ
ず、堆積温度は比較的低くできる（例えば、用いるガス
状前駆物質に応じて約７００℃未満など；例えば、シラ
ン（ＳｉＨ4）は約４６０℃で使えるが選択性に劣
る）。さらに、堆積したシリコンを、ＲＴＡ（rapid th
ermal anneal）を用いて再結晶化（すなわち、薄いＳＯ
Ｉをシードとして用いることによって）することができ
る。
【００１４】低抵抗コンタクトを作製するためには、ソ
ースおよびドレイン構造（例えば、サイドウォールまた
はエピタキシャル成長）に関わらずシリサイドの使用が
必要になる。プレーナ・ソースおよびドレインに用いる
従来の自己整合されたシリサイド・プロセス（サリサイ
ド）は、シリコン・サイドウォール・ソースおよびドレ
インの場合には改良しなければならない。ただし、標準
的なサリサイド・プロセスをサイドウォール・ソースお
よびドレインに直接適用すると以下の問題がある。
【００１５】第１に、図４に示すように、シリサイド反
応によるＳｉ消費のためにコンタクト区域の削減が起こ
り、これが直列抵抗を増大させる。すなわち、図４の左
側のＳｉサイドウォールは、大部分ＣｏＳｉ2に転換さ
れている。したがって、得られたコンタクトＡc2は、ア
ニール前のコンタクト区域Ａc1と比べて削減されてい
る。
【００１６】第２に、図５の概略図および関連の透過型
電子顕微鏡写真（ＴＥＭ）に示すように、Ｓｉチャネル
内へのシリサイドの侵食が起こる。サイドウォールの基
部に無限の金属供給源があるためにこの問題が起こる。
シリコン・サイドウォールと金属との反応は、サイドウ
ォールを覆う金属の有限な厚みのために自己限定的であ
るが、サイドウォール基部の金属供給には制限がない。
したがって、チャネルの侵食が起こる。ＴＥＭは、チャ
ネルの暗い領域およびより明るい領域（およびその間の
明瞭な境界）を示している。暗い領域は、ゲート下のチ
ャネル内へ侵食しているシリサイドを表す。この侵食
は、非常に望ましくないものであり、デバイスの動作不
良／故障をまねくものである。
【００１７】図５に示された他の問題は、サイドウォー
ルの大きさおよび形状が等しくないことである。すなわ
ち、右のサイドウォールと比べて左のサイドウォールが
縮小している。一般に、サイドウォールはコンタクト区
域なので、サイドウォールの表面積はできるだけ大きい
ことが望ましい。コンタクト区域が大きいほどデバイス
の抵抗は小さくなる。それゆえ、サイドウォールをでき
るだけ消費しない方法が望ましい。したがって、サイド
ウォールの大きさ／形が、アニーリング前とアニーリン
グ後とで実質的に同じであることが理想である。しか
し、本発明以前には、こうした技術は開発されていなか
った。
【００１８】
【発明が解決しようとする課題】従来方法の前記ならび
に他の問題、短所、および欠点にかんがみて、本発明の
目的は、シリコン・サイドウォール・ソースおよびドレ
イン・コンタクトに適用できる新規な自己整合された
（サリサイド）方法を提供することである。
【００１９】
【課題を解決するための手段】本発明の第１態様では、
シリコン含有領域の消費を制御した非プレーナ・シリコ
ン含有領域に金属シリサイド・コンタクトを形成する方
法は、シリコン含有領域上にブランケット金属層を形成
すること、金属層上にシリコン層を形成すること、金属
に対して前記シリコン層を選択的に異方性エッチングす
ること、第１温度で金属をシリコンと反応させて金属シ
リコン合金を形成すること、金属層の未反応部分をエッ
チングすること、第２温度でアニーリングして金属−Ｓ
ｉ2の合金を形成すること、および未反応シリコン層を
選択的にエッチングすることを含む。
【００２０】第２態様では、半導体構造を形成する方法
は、ゲートのそれぞれの側に形成されたサイドウォール
・ソース領域およびサイドウォール・ドレイン領域を含
めてシリサイド化される半導体基板を設けること、ゲー
ト領域ならびにソースおよびドレイン領域上に金属膜を
形成すること、金属上にシリコン膜を形成すること、シ
リコン膜を選択的に異方性エッチングすること、第１温
度で金属膜をＳｉと反応させて金属−シリコン合金を形
成すること、金属の未反応部分をエッチングすること、
第２温度で構造をアニーリングして金属−Ｓｉ2合金を
形成すること、および未反応Ｓｉを選択的にエッチング
することを含む。
【００２１】本発明の第３態様では、シリサイドを形成
する方法は、基板の所定の領域上に金属−シリコン混合
物を形成することを含めてシリサイド化される基板を設
けること、金属−シリコン混合物上にシリコン膜を形成
すること、シリコン膜を選択的に異方性エッチングする
こと、第１温度で金属−シリコン混合物をＳｉと反応さ
せて金属リッチ相を形成すること、金属−シリコン混合
物のどんな未反応部分もエッチングすること、第２温度
で基板をアニーリングして金属−Ｓｉ2合金を形成する
こと、および未反応Ｓｉを選択的にエッチングすること
を含む。
【００２２】他の態様では、本発明の半導体構造は、非
プレーナ・シリコン含有領域と、非プレーナ・シリコン
含有領域に形成された金属ダイシリサイド・コンタクト
とを含み、非プレーナ・シリコン含有領域がＧｅを含
む。
【００２３】本発明の独自かつ非自明な特徴によって、
シリサイド反応によるＳｉ消費のために起こるコンタク
ト区域の削減が防止される。それ故、従来の方法および
構造のような寄生直列抵抗の増大はない。
【００２４】さらに、Ｓｉチャネル内へのシリサイドの
侵食は起こらない。すなわち、従来の構造および方法と
は異なり、サイドウォール基部には利用できる無限の金
属供給源がない。
【００２５】さらに、サイドウォールの大きさおよび形
は、アニーリング前と後で実質上同じとなっており、こ
れによってデバイスのコンタクト区域は可能な限り広く
維持されている。
【００２６】上記および他の目的、態様、および利点
は、本発明の好ましい実施形態の図に関する下記の詳細
な説明からさらによく理解されるであろう。
【００２７】
【発明の実施の形態】次に、図３および図６〜１３につ
いて、本発明の好ましい実施形態を以下に説明する。
【００２８】しかし、本発明を詳細に説明する前に、単
純化のためだけであり決して本発明の範囲を限定するた
めではないが、下記の方法は、コバルト（Ｃｏ）シリサ
イドという特定のケースについてのものであることに留
意されたい。コバルトは、抵抗率の最も低いシリサイド
が得られるため使用されている。したがって、Ｃｏシリ
サイドはその優れた性質のために特別興味深いものであ
るが、この方法は一般的であり、Ｔｉ、Ｐｔ、Ｎｉ、Ｐ
ｄ、Ｗなどの他の金属で形成されたシリサイドにも適用
することができる。
【００２９】次に、図について説明すると、図３はシリ
サイド化される初めのデバイスを示す。この構造は、Ｓ
ｉ基板１、埋め込み酸化膜（ＢＯＸ）層２、シリコン−
オン−インシュレータ（ＳＯＩ）膜３、ゲート誘電体
４、パターンド・ゲート５、２つのサイドウォール・ス
ペーサ６、およびシリコン・サイドウォール・ソースお
よびドレイン７を含む。シリコン・サイドウォールは高
濃度でドープされており、ソースおよびドレインの拡張
部とみなすことができる。
【００３０】図６に示すように、金属（例えば、コバル
ト・ダイシリサイドはコンタクト抵抗が低いために、好
ましい実施形態ではＣｏが用いられるが、上記のように
他の金属も使用できる。下記実施例では、説明のためお
よび読者の理解を容易にするためにＣｏを前提とする）
の薄膜８をゲート、ソースおよびドレイン領域上に堆積
させる（参照なし）。例えば、コバルトの場合は、コバ
ルト１ｎｍについて３．６ｎｍのシリコンが消費され
る。したがって、コバルトを著しく厚くすると、大量の
シリコンを消費しなければならない。同様の理由で、非
連続膜が生じるので薄くしすぎることもできない。さら
に、過度に薄い金属層で連続にできたとしても、抵抗率
が問題となる恐れがある。上記を考慮しかつ完全性を意
図して、金属薄膜８の厚みは一般に８ｎｍとすることが
好ましいが、約４から約１０ｎｍの範囲の厚みを用いる
ことができる。
【００３１】図７に示すように、Ｃｏ８堆積に続いて、
シリコン膜（アモルファスまたは多結晶Ｓｉ）をＣｏ膜
８上にシリコン・キャップ９として堆積する。シリコン
・キャップ９がシリコンを供給し、これが金属との反応
で消費されてモノシリサイドを形成する。キャップが存
在しないと、シリサイドの唯一の供給源はサイドウォー
ルからなので、従来の方法の問題（例えば、侵食、シリ
コン・サイドウォールの消費など）が起こることにな
る。本発明では、キャップ９の存在で、最悪の場合でも
サイドウォールからのシリコン消費の少なくとも半分を
防止することができる。さらに、ある加工技術を用い
て、キャップ９からのみシリコン消費が起こるようにす
ることができる。
【００３２】第１に、理論的には、金属と反応する実質
上すべてのシリコンをシリコン・キャップから得ること
ができ、したがってサイドウォール・シリコンを残して
おくことができることに留意されたい。すなわち、アモ
ルファス・シリコンを用いてシリコン・キャップを形成
することができれば、アモルファス・シリコンとコバル
トとの反応温度はやや低いものであろう。したがって、
温度を注意深く監視し制御することによって、反応用の
シリコンの実質上大部分をシリコン・キャップから取り
込むこうした処理が可能になるだろう。しかし、温度ウ
インドウがきわめて狭いので、こうした監視および制御
プロセスの実施はやや困難であり、こうした小さい許容
誤差は、実際的で安定な製造プロセスには好ましくない
かもしれない。
【００３３】第２に、サイドウォールおよびキャップを
ある程度消費した後、キャップの残存シリコンがコバル
ト・ダイシリサイド中を拡散してサイドウォールで再結
晶化するのに十分高い温度（例えば、約８００℃）とす
ることによって、シリサイドを形成することができるで
あろう。このようにして、サイドウォール・スペーサを
厚くすることができ、出発時の厚みよりさらに厚くでき
る可能性さえある。もちろん、熱収支（thermal budge
t）に応じて、この第２の技術は第１の技術と比べて有
利ではないかもしれない。さらに、ダイシリサイド／シ
リコン接合は、オーミック・コンタクトを得るためにド
ープド・シリコンに形成しなければならないので、後者
のケースのＳｉキャップはドーピングしなければならな
い。
【００３４】本発明の重要な特徴は、Ｃｏ堆積に用いる
のと同じ堆積チャンバでシリコン堆積を行うことができ
ることである。これにより、Ｓｉ堆積前にＣｏ表面を大
気に曝すことがなく、Ｃｏ表面を清浄に保つことができ
る。したがって、チャンバの真空を切ることなくＣｏと
Ｓｉの堆積を連続して（例えば、同じチャンバで）行う
ことにより、Ｃｏ／Ｓｉ境界に望ましくない界面が生じ
る可能性を排除することができる。したがって、Ｃｏ／
Ｓｉ境界に「純粋な」界面が得られる。
【００３５】さらに、シリコン・キャップは、どんなア
ニ−ルも行っていないときに金属上に直接堆積させるこ
とに留意されたい。したがって、シリコンの消費は、本
発明の方法の実質上初めからの（例えば、下記の第１ア
ニ−ルで）開始が可能である。
【００３６】次いで、Ｓｉキャップ９を、反応性イオン
エッチング（ＲＩＥ）などの異方性エッチングを用いて
エッチングして、Ｓｉサイドウォール・キャップ１０を
形成する。ＲＩＥ後の構造を図８に示す。この点で、２
つのケースに区別される。すなわち、（１）エッチング
がＣｏに選択的でありＣｏ膜８をエッチングしないケー
スと、（２）エッチングの化学反応によってＣｏ膜８が
侵されるケースである。
【００３７】第２のケースでは、ゲート・スペーサを形
成している誘電体に選択的なプロセスとするべきであ
る。ＨＢｒ化学反応に基づくＲＩＥによって、このエッ
チング選択性の要求は満たされる。Ｓｉエッチングに通
常用いられるＨＢｒ化学反応では、Ｃｏ膜８をエッチン
グせず、したがって第１のケースになる。したがって、
以下の説明は、エッチングがＣｏに選択的であることを
前提にする。
【００３８】ＲＩＥステップの後、Ｃｏ膜８はプレーナ
表面では露出し、傾斜面ではＳｉサイドウォールによっ
て覆われている。次いで、ウエーハを、ＲＴＡによって
アニ−ルしてモノ−シリサイド相、ＣｏＳｉ１１を形成
する。ＣｏＳｉの場合は、アニ−ル温度は約４７０℃か
ら約５２０℃である。アニ−ルの後、フィールド領域お
よび誘電体サイドウォール上の未反応Ｃｏを、例えばウ
エット・エッチングなどによって選択的にエッチングす
る。選択的ウエット・エッチングでは、例えば硫酸とＨ
2Ｏ2の併用などを用いることができる。こうして、未反
応金属（Ｃｏ）を除去する。ＲＴＡおよび未反応Ｃｏエ
ッチング後の構造を図９に示す。
【００３９】ＲＴＡ時に、Ｓｉサイドウォール７とＳｉ
サイドウォール・キャップ１０とに挟まれたＣｏ膜８
は、両界面で反応して、参照番号１１によって示すよう
にＣｏＳｉ相を形成する。したがって、Ｓｉサイドウォ
ール７の消費は、Ｃｏ膜８の両側でのＳｉ供給のために
約半分削減される。したがって、コンタクト区域は、Ｓ
ｉキャップ１０なしにモノ−シリサイド膜１１を形成し
た場合と比べて増大している。
【００４０】次いで、ウエーハをＲＴＡによってアニ−
ル（例えば、第２アニ−ル）して、ダイシリサイド相、
ＣｏＳｉ2１２を形成する。ＣｏＳｉ2の場合は、アニ−
ル温度は約６２０℃から約７５０℃である。前と同じよ
うに、Ｓｉサイドウォールの消費は、Ｓｉサイドウォー
ル・キャップ１０によるＣｏＳｉ膜１１のキャッピング
のために半減する。第２ＲＴＡの後、未反応Ｓｉサイド
ウォール・キャップ１０は、水酸化テトラメチルアンモ
ニウム（ＴＭＡＨ）などのきわめて選択的なエッチング
液によって除去する。未反応Ｓｉキャップの第２ＲＴＡ
およびエッチング後の構造を図１０に示す。
【００４１】図１０は、サイドウォール１２の基部に小
段１２Ａが形成されている独特なサイドウォールを示す
ことに留意されたい。こうした小段１２Ａは、シリコン
がそこにあったとき、すべてのシリコンが消費されたわ
けではないために形成される。すなわち、図９の加工か
ら図１０の加工へ移行しそこに小段１２Ａが現れる際に
は、ダイシリサイド形成に実際に必要以上の過剰のシリ
コンがシリコン・キャップ９に供給されたことが想像で
きる。過剰なシリコン供給の理由は、ダイシリサイド形
成に十分なシリコンを存在させ、サイドウォールのシリ
コンを消費し／使い果たさないことを確実にするためで
ある。こうして、小段１２Ａが形成され、未反応シリコ
ンが選択的にエッチングされた後に現れる。
【００４２】シリコン消費は、純Ｃｏ膜８堆積をＣｏと
Ｓｉの混合物で代替すると更に減少できることに留意さ
れたい。Ｃｏ合金を用いるプロセスは上記の関連出願米
国特許出願第０９／５１５，０３３号で初めて開示され
た。こうして、純Ｃｏ堆積（例えば、図７に示すよう
な）の代わりに、ＣｏをＳｉとともに共堆積することが
できる。Ｃｏ1-xＳｉx混合物の使用は約ｘ＜０．３に限
定され、そうしないとソース／ドレインからゲートへの
ブリッジングが起こる。様々な理由でＳｉサイドウォー
ル７からのＳｉ消費の低下が実現する。
【００４３】例えば、シリサイド相形成のために必要な
シリコンの一部は堆積した混合物中にすでに含有されて
おり、したがってサイドウォールの消費は削減される。
【００４４】さらに、金属リッチ相、Ｃｏ2Ｓｉが形成
される温度ウインドウが約１００℃に広がる。これによ
り、モノ−シリサイド相、ＣｏＳｉを形成する第１アニ
−ルを、金属リッチ相、Ｃｏ2Ｓｉ、を生成する低温ア
ニ−ルで代替することができる。これにより、シリサイ
ド化プロセスの早い段階でＳｉサイドウォール７基部の
過剰のＣｏ−シリコン混合物の除去が可能になり、シリ
サイドがＳｉチャネル中へエンクローチングする可能性
が少なくなる（例えば、図５参照）。
【００４５】その他の方法を本発明と組み合わせて、シ
リサイド形成によるＳｉサイドウォール消費をさらに削
減することができる。例えば、Ｓｉサイドウォール７に
Ｇｅを組み込むと、ダイシリサイド、ＣｏＳｉ2、を主
としてＳｉキャップ１０に形成させることができる。Ｇ
ｅの使用は、上記の関連米国特許出願第０９／７１２，
２６４号に開示された。
【００４６】Ｇｅを低濃度でもＳｉサイドウォール膜に
組み込むことは、ＣｏＳｉ2形成温度を純ＳｉのＣｏＳ
ｉ2形成温度よりも著しく高くする。したがって、Ｓｉ
サイドウォールへのＧｅの組み込みは、ダイシリサイド
形成を遅くする。
【００４７】図１１は、ＣｏＳｉ2形成温度をＳｉ膜中
のＧｅ濃度の関数として示す。例えば、純シリコン（例
えば、図１１左側第１の点に示すＧｅ０％のもの）使用
時の形成温度は、６２５℃である。それに反して、少量
（例えば、３〜４％）のＧｅをシリコン・サイドウォー
ルに組み込むと、形成温度は約７４０℃に上昇する。同
様に、Ｇｅ１５％をシリコンに組み込むと、形成温度は
約７８０℃である。
【００４８】したがって、Ｓｉサイドウォール７をＳｉ
Ｇｅ合金で作製し、第２アニ−ル温度をＳｉＧｅのＣｏ
Ｓｉ2形成温度より低く選択すると、シリサイド反応は
Ｓｉキャップ１０に限定されるであろう。
【００４９】すなわち、こうしたプロセスでは、第１ア
ニ−ルについては、上記の説明と何ら異なるものではな
い（例えば、モノシリサイドの挙動および形成は同じで
ある）。ただし、第２アニ−ル（例えば、ダイシリサイ
ドの形成）については、純シリコン・キャップにアニー
ル温度を合わせることができる。したがって、必要な反
応温度は約７４０℃なので、ＳｉＧｅは反応しないであ
ろう。これは、純シリコン・キャップの反応温度（例え
ば、約６２５℃）より十分高い。このプロセスを用いる
ことによって、Ｓｉサイドウォール７からのＳｉ消費
は、約７５％削減される。（さらに、このプロセスをコ
バルトとシリコンの混合物（合金）と併用すると、サイ
ドウォールからのＳｉ消費は、約８０％削減できる。）
【００５０】図１２および図１３は、それぞれＳｉサイ
ドウォールの場合およびＧｅを組み込んだＳｉサイドウ
ォールの場合のＣｏＳｉ2形成を比較している。図１３
に示すように、ＳｉサイドウォールにＧｅが存在する
と、サイドウォールはより厚く大きく、したがってコン
タクト区域はずっと広い。
【００５１】Ｓｉサイドウォール７内へのＧｅの組み込
みは、サイドウォール７形成のためにＳｉＧｅを堆積さ
せること、Ｃｏ膜８の堆積前にＳｉサイドウォール７内
へＧｅを注入すること、およびシリコン・ソース、ドレ
インおよびゲート領域上にＧｅ薄膜を選択的に堆積させ
ることを含むプロセスによって実現することができるこ
とに留意されたい。
【００５２】高い堆積温度（例えば、約８５０℃から約
１２００℃の範囲）が要求される選択的シリコン・エピ
タキシとは違い、選択的Ｇｅ堆積は低温で行うことがで
きる。
【００５３】このように、本発明の独自かつ不自明な特
徴について、シリコン・サイドウォール・ソースおよび
ドレイン・コンタクトのための新規な自己整合されたシ
リサイド方法を上に説明した。
【００５４】本発明の方法は、サイドウォール・ソース
およびドレインのＳｉ消費を削減させ、コンタクト区域
を増大し、直列抵抗を低下させる。
【００５５】さらに、シリコン・チャネル内へのシリサ
イド・侵食の問題は、従来方法よりずっとよく制御され
る。ＣｏおよびＳｉキャップの堆積は、Ｃｏを大気に曝
すことなく連続的に行うことができ、クリーンなＣｏ／
Ｓｉ界面が得られる。このプロセスは、従来のプレーナ
・シリサイド・プロセスと比べて、熱収支の増大を必要
としない。このプロセスは、上記参照１および２に記載
のように、シングル・ゲートおよびダブル・ゲート構造
ＭＯＳＦＥＴに適合する。
【００５６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５７】（１）非プレーナ・シリコン含有領域で金
属シリサイド・コンタクトを形成する方法であって、前
記シリコン含有領域の上にブランケット金属層を形成す
ること、前記金属層の上にシリコン層を形成すること、
前記金属に対しての前記シリコン層を選択的に異方性エ
ッチングすること、第１温度で前記金属をシリコンと反
応させて金属シリコン合金を形成すること、前記金属層
の未反応部分をエッチングすること、第２温度でアニー
リングして金属−Ｓｉ2の合金を形成すること、および
前記未反応シリコン層を選択的にエッチングすることを
含む方法。 （２）前記ブランケット金属層を形成することが、金属
とシリコンの混合物を含有する金属層を形成することを
含む上記（１）に記載の方法。 （３）前記非プレーナ・シリコン含有領域を形成するこ
とをさらに含む上記（１）に記載の方法。 （４）前記非プレーナ・シリコン含有領域が、ＳｉＧｅ
の合金を含む上記（３）に記載の方法。 （５）前記非プレーナ・シリコン含有領域内へＧｅを注
入することを含む上記（４）に記載の方法。 （６）半導体構造を形成する方法であって、ゲートのそ
れぞれの側に形成されたサイドウォール・ソース領域お
よびサイドウォール・ドレイン領域を含む半導体基板を
設けること、ゲート領域ならびにソースおよびドレイン
領域の上に金属の膜を形成すること、前記金属の上にシ
リコン膜を形成すること、前記シリコン膜を選択的に異
方性エッチングすること、第１温度で前記金属膜をＳｉ
と反応させて金属−シリコン合金を形成すること、第２
温度で前記構造をアニーリングして金属−Ｓｉ2合金を
形成すること、および前記未反応Ｓｉを選択的にエッチ
ングすることを含む方法。 （７）前記金属が、Ｃｏ、Ｔｉ、Ｐｄ、およびＰｔの少
なくとも１つを含む上記（６）に記載の方法。 （８）前記金属の膜の厚みが、約０．３ｎｍから約５０
ｎｍの範囲である上記（６）に記載の方法。 （９）前記金属がコバルトである上記（６）に記載の方
法。 （１０）前記第１温度が、約４８１℃から約６２５℃の
範囲である上記（９）に記載の方法。 （１１）任意の未反応金属を選択的にエッチングするこ
と、をさらに含む上記（１０）に記載の方法。 （１２）前記シリコン膜が、アモルファスＳｉ（ａ−Ｓ
ｉ）、多結晶Ｓｉ、およびその混合物の１つを含む上記
（６）に記載の方法。 （１３）前記シリコン膜の厚みが、約１５ｎｍから約１
５０ｎｍの範囲である上記（６）に記載の方法。 （１４）前記第２温度が、約６２５℃より高い上記
（６）に記載の方法。 （１５）前記金属−シリコン形成が、堆積シリコン膜、
ならびにシリコン・サイドウォール・ソース領域および
シリコン・サイドウォール・ドレイン領域で起こる上記
（６）に記載の方法。 （１６）前記金属−Ｓｉ2形成が、堆積シリコン膜、な
らびにシリコン・サイドウォール・ソース領域およびシ
リコン・サイドウォール・ドレイン領域で起こる上記
（６）に記載の方法。 （１７）前記第２温度が、前記第１温度より高い上記
（６）に記載の方法。 （１８）前記方法が自己整合されており、それによって
前記方法が、どんなパターニングおよびマスクも使用し
ない上記（６）に記載の方法。 （１９）前記金属膜を形成することが、金属および前記
金属膜の２８％未満のシリコンを共スパッタリングする
ことによって金属−シリコン混合物を形成することを含
む上記（６）に記載の方法。 （２０）前記金属膜が、金属９９．９９％を含む上記
（６）に記載の方法。 （２１）前記金属膜が、金属−シリコン混合物を含む上
記（６）に記載の方法。 （２２）前記反応させることが、金属リッチ相を形成す
る温度で行われ、前記未反応部分をエッチングすること
が、未反応金属−シリコン混合物をエッチングすること
を含む上記（２１）に記載の方法。 （２３）前記金属リッチ相がＣｏ2Ｓｉである上記（２
２）に記載の方法。 （２４）シリサイドを形成する方法であって、基板の所
定の領域の上に金属−シリコン混合物が形成された前記
基板を設けること、前記領域の上にシリコンの膜を形成
すること、前記シリコンの膜を選択的に異方性エッチン
グすること、第１温度で前記金属−シリコン混合物をＳ
ｉと反応させて金属リッチ相を形成すること、金属−シ
リコン混合物の未反応部分をエッチングすること、第２
温度で前記基板をアニーリングして金属−Ｓｉ2合金を
形成すること、および未反応の前記シリコンを選択的に
エッチングすることを含む方法。 （２５）半導体構造であって、非プレーナ・シリコン含
有領域と、前記非プレーナ・シリコン含有領域に形成さ
れた金属ダイシリサイド・コンタクトとを含み、前記非
プレーナ・シリコン含有領域がＧｅを含む半導体構造。 （２６）前記非プレーナ・シリコン含有領域が注入され
たＧｅを含む上記（２５）に記載の構造。 （２７）前記非プレーナ・シリコン含有領域が堆積した
Ｇｅを含む上記（２５）に記載の構造。 （２８）前記金属ダイシリサイド・コンタクトが、段部
を含む上記（２５）に記載の構造。 （２９）上記（１）の方法によって形成された製品。
【図面の簡単な説明】
【図１】異なるＳｉチャネル厚みについて、ゲート長の
関数としてＭＯＳＦＥＴのしきい電圧（Ｖｔ）の変化を
示す図である。
【図２】エピタキシで「厚くした」シリコン・ソースお
よびドレインを有するＭＯＳＦＥＴ構造を示す概略断面
図である。
【図３】シリコン・ソースおよびドレイン・サイドウォ
ールを有する代表的なＭＯＳＦＥＴ構造を示す概略断面
図である。
【図４】シリサイド反応によるＳｉ消費のためのコンタ
クト区域の削減を示す断面図である。
【図５】シリサイドのＳｉチャネル上への侵食を示した
透過型電子顕微鏡写真（ＴＥＭ）および図３のＭＯＳＦ
ＥＴの一部の概略図を示す図である。
【図６】本発明の好ましい実施形態による方法の加工ス
テップにおいて、金属膜８を構造上に堆積する図を示
す。
【図７】本発明の好ましい実施形態による方法の加工ス
テップにおいて、シリコン・キャップ９を構造上に堆積
する図を示す。
【図８】本発明の好ましい実施形態による方法の加工ス
テップにおいて、シリコン・キャップ９の異方性かつ選
択的エッチング後の構造を示す図である。
【図９】第１ＲＴＡおよび未反応金属（例えば、Ｃｏ）
９のエッチング後の構造を示す図である。
【図１０】第２ＲＴＡおよび未反応Ｓｉキャップ９のエ
ッチング後の構造を示す図である。
【図１１】Ｓｉ膜のＧｅ濃度の関数として、ダイシリサ
イド１１（例えば、Ｃ０Ｓｉ2）の形成温度を示す図で
ある。
【図１２】Ｓｉサイドウォールのケースのシリサイド形
成を示す図である。
【図１３】Ｓｉサイドウォール内にＧｅを組み込んだケ
ースのシリサイド形成を示す図である。
【符号の説明】
１ シリコン基板 ２ 埋め込み酸化膜層 ３ シリコン−オン−インシュレータ（ＳＯＩ）層 ４ ゲート誘電体 ５ パターンド・ゲート ６ ゲート・スペーサ ７ シリコン・ソースおよびドレイン・サイドウォール ８ 金属膜 ９ シリコン・キャップ １０ Ｓｉサイドウォール・キャップ １１ モノシリサイド相（ＣｏＳｉ） １２ ダイシリサイド相（ＣｏＳｉ2） １２Ａ 小段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シリル・カブラル・ジュニア アメリカ合衆国10562 ニューヨーク州オ シニング シャーマン・プレイス ４ (72)発明者 ケビン・ケイ・チャン アメリカ合衆国10314 ニューヨーク州ス タテン・アイランド スレイトン・アベニ ュー 41 (72)発明者 ガイ・モシェ・コーエン アメリカ合衆国10547 ニューヨーク州モ ヒガン・レイク ニュー・シャレー・ドラ イブ 157 (72)発明者 キャサリン・ワイルダー・グアリーニ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ オールデン・ロード 290 (72)発明者 クリスチャン・ラボワ アメリカ合衆国10562 ニューヨーク州オ シニング クノール・ビュー 13 (72)発明者 ポール・マイケル・ソロモン アメリカ合衆国10598 ニューヨーク州ヨ ーク・タウン・ハイツ ブルックサイド・ アベニュー 2220 (72)発明者 イン・ツァン アメリカ合衆国10598 ニューヨーク州ヨ ーク・タウン・ハイツ ロダー・ロード 180 Ｆターム(参考） 4M104 AA01 BB20 BB21 BB22 BB23 BB25 BB28 CC01 CC05 DD02 DD04 DD80 DD84 FF06 FF14 GG09 GG10 GG14 5F110 AA03 CC01 DD05 DD13 EE05 EE09 EE14 EE31 EE32 GG02 GG12 HK05 HK08 HK09 HK21 HK40 HK42 HM02 HM07 QQ09

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】非プレーナ・シリコン含有領域で金属シリ
    サイド・コンタクトを形成する方法であって、 前記シリコン含有領域の上にブランケット金属層を形成
    すること、 前記金属層の上にシリコン層を形成すること、 前記金属に対しての前記シリコン層を選択的に異方性エ
    ッチングすること、 第１温度で前記金属をシリコンと反応させて金属シリコ
    ン合金を形成すること、 前記金属層の未反応部分をエッチングすること、 第２温度でアニーリングして金属−Ｓｉ2の合金を形成
    すること、および前記未反応シリコン層を選択的にエッ
    チングすることを含む方法。
  2. 【請求項２】前記ブランケット金属層を形成すること
    が、金属とシリコンの混合物を含有する金属層を形成す
    ることを含む請求項１に記載の方法。
  3. 【請求項３】前記非プレーナ・シリコン含有領域が、Ｓ
    ｉＧｅの合金を含む請求項１に記載の方法。
  4. 【請求項４】前記非プレーナ・シリコン含有領域内へＧ
    ｅを注入することを含む請求項３に記載の方法。
  5. 【請求項５】半導体構造を形成する方法であって、 ゲートのそれぞれの側に形成されたサイドウォール・ソ
    ース領域およびサイドウォール・ドレイン領域を含む半
    導体基板を設けること、 ゲート領域ならびにソースおよびドレイン領域の上に金
    属の膜を形成すること、 前記金属の上にシリコン膜を形成すること、 前記シリコン膜を選択的に異方性エッチングすること、 第１温度で前記金属膜をＳｉと反応させて金属−シリコ
    ン合金を形成すること、 第２温度で前記構造をアニーリングして金属−Ｓｉ2合
    金を形成すること、および前記未反応Ｓｉを選択的にエ
    ッチングすることを含む方法。
  6. 【請求項６】前記金属が、Ｃｏ、Ｔｉ、Ｐｄ、およびＰ
    ｔの少なくとも１つを含む請求項５に記載の方法。
  7. 【請求項７】前記金属の膜の厚みが、約０．３ｎｍから
    約５０ｎｍの範囲である請求項５に記載の方法。
  8. 【請求項８】前記金属がコバルトである請求項５に記載
    の方法。
  9. 【請求項９】前記第１温度が、約４８１℃から約６２５
    ℃の範囲である請求項８に記載の方法。
  10. 【請求項１０】任意の未反応金属を選択的にエッチング
    すること、をさらに含む請求項５に記載の方法。
  11. 【請求項１１】前記シリコン膜の厚みが、約１５ｎｍか
    ら約１５０ｎｍの範囲である請求項５に記載の方法。
  12. 【請求項１２】前記第２温度が、約６２５℃より高い請
    求項５に記載の方法。
  13. 【請求項１３】前記第２温度が、前記第１温度より高い
    請求項５に記載の方法。
  14. 【請求項１４】前記金属膜が、金属−シリコン混合物を
    含む請求項５に記載の方法。
  15. 【請求項１５】シリサイドを形成する方法であって、 基板の所定の領域の上に金属−シリコン混合物が形成さ
    れた前記基板を設けること、 前記領域の上にシリコンの膜を形成すること、 前記シリコンの膜を選択的に異方性エッチングするこ
    と、 第１温度で前記金属−シリコン混合物をＳｉと反応させ
    て金属リッチ相を形成すること、 金属−シリコン混合物の未反応部分をエッチングするこ
    と、 第２温度で前記基板をアニーリングして金属−Ｓｉ2合
    金を形成すること、および未反応の前記シリコンを選択
    的にエッチングすることを含む方法。
  16. 【請求項１６】半導体構造であって、 非プレーナ・シリコン含有領域と、 前記非プレーナ・シリコン含有領域に形成された金属ダ
    イシリサイド・コンタクトとを含み、前記非プレーナ・
    シリコン含有領域がＧｅを含む半導体構造。
  17. 【請求項１７】前記金属ダイシリサイド・コンタクト
    が、段部を含む請求項１６に記載の構造。
  18. 【請求項１８】請求項１の方法によって形成された製
    品。
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