JP2000091268A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 シリサイド形成プロセスにおけるシリサイド
膜の形成技術を改善する。 【解決手段】 半導体基板３１上のシリサイド形成領域
を含む全面に薄い第１のチタン膜を形成し、低温の窒素
雰囲気での第１のＲＴＡ処理によりシリサイド形成領域
上に薄いＣ４９構造の第１のチタンシリサイド膜を形成
した後に、シリサイド化未反応膜をエッチング除去す
る。続いて、前記薄いＣ４９構造の第１のチタンシリサ
イド膜を含む全面に薄い膜厚の第２のチタン膜を形成
し、低温の窒素雰囲気での第２のＲＴＡ処理によりシリ
サイド形成領域上に薄いＣ４９構造の第２のチタンシリ
サイド膜を形成した後に、シリサイド化未反応膜をエッ
チング除去する。更に、高温の窒素雰囲気での第３のＲ
ＴＡ処理により前記Ｃ４９構造のチタンシリサイド膜を
Ｃ５４構造のより安定なチタンシリサイド膜４１に転移
する工程とを有することを特徴とする。
膜の形成技術を改善する。 【解決手段】 半導体基板３１上のシリサイド形成領域
を含む全面に薄い第１のチタン膜を形成し、低温の窒素
雰囲気での第１のＲＴＡ処理によりシリサイド形成領域
上に薄いＣ４９構造の第１のチタンシリサイド膜を形成
した後に、シリサイド化未反応膜をエッチング除去す
る。続いて、前記薄いＣ４９構造の第１のチタンシリサ
イド膜を含む全面に薄い膜厚の第２のチタン膜を形成
し、低温の窒素雰囲気での第２のＲＴＡ処理によりシリ
サイド形成領域上に薄いＣ４９構造の第２のチタンシリ
サイド膜を形成した後に、シリサイド化未反応膜をエッ
チング除去する。更に、高温の窒素雰囲気での第３のＲ
ＴＡ処理により前記Ｃ４９構造のチタンシリサイド膜を
Ｃ５４構造のより安定なチタンシリサイド膜４１に転移
する工程とを有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に言えば半導体装置のシリサイド形成プ
ロセスにおけるシリサイド膜の形成技術に関する。
方法に関し、更に言えば半導体装置のシリサイド形成プ
ロセスにおけるシリサイド膜の形成技術に関する。
【０００２】
【従来の技術】図４及び図５は従来のシリサイド膜、特
にチタンシリサイド形成プロセスにおけるチタンシリサ
イド膜の形成について説明する図である。
にチタンシリサイド形成プロセスにおけるチタンシリサ
イド膜の形成について説明する図である。
【０００３】ここで、ＭＯＳトランジスタのポリシリコ
ンゲートとソース・ドレイン領域の表層に選択的、自己
整合的にシリサイド構造を形成することで、ポリシリコ
ンゲートの配線抵抗と、ソース・ドレイン領域の寄生抵
抗を減少させ、配線遅延とコンダクタンス劣化を抑制す
ることができる。
ンゲートとソース・ドレイン領域の表層に選択的、自己
整合的にシリサイド構造を形成することで、ポリシリコ
ンゲートの配線抵抗と、ソース・ドレイン領域の寄生抵
抗を減少させ、配線遅延とコンダクタンス劣化を抑制す
ることができる。
【０００４】シリサイド形成方法は、先ず、図４Ａに示
すように一導電型、例えばＰ型の半導体基板１に素子分
離膜２を形成し、活性領域上にポリシリコンゲート３を
形成し、該ポリシリコンゲート３に隣接するように基板
表層に逆導電型、例えばＮ−型のソース・ドレイン領域
４を形成した後に、ポリシリコンゲート３の側壁部に側
壁絶縁膜５を形成する。そして、前記側壁絶縁膜５に隣
接するように基板表層に逆導電型、例えばＮ＋型のソー
ス・ドレイン領域６を形成してＬＤＤ（lightlydoped dr
ain）構造のソース・ドレイン領域を形成する。
すように一導電型、例えばＰ型の半導体基板１に素子分
離膜２を形成し、活性領域上にポリシリコンゲート３を
形成し、該ポリシリコンゲート３に隣接するように基板
表層に逆導電型、例えばＮ−型のソース・ドレイン領域
４を形成した後に、ポリシリコンゲート３の側壁部に側
壁絶縁膜５を形成する。そして、前記側壁絶縁膜５に隣
接するように基板表層に逆導電型、例えばＮ＋型のソー
ス・ドレイン領域６を形成してＬＤＤ（lightlydoped dr
ain）構造のソース・ドレイン領域を形成する。
【０００５】次に、図４Ｂに示すように全面に金属膜、
例えばチタン（Ｔｉ）膜７（尚、チタン膜とチタンナイ
トライド（ＴｉＮ）膜等の積層膜でも良い。）をおよそ
３００Å〜５００Åの膜厚でスパッタ蒸着し熱処理（ラ
ピット・サーマル・アニール、以下ＲＴＡと称す。）し
て、前記ポリシリコンゲート３とソース・ドレイン領域
６の表層を選択的、自己整合的にシリサイド化する。
尚、ＲＴＡ処理は、過剰なシリサイド膜化が進まないよ
うに２ステップで行っている。即ち、第１回目のＲＴＡ
処理をおよそ７００℃の窒素（Ｎ2）雰囲気中で３０秒
ほど行って、チタン膜表面にチタンナイトライド（Ｔｉ
Ｎ）膜を、そして界面側に準安定なＣ４９相のチタンシ
リサイド（ＴｉＳｉ2）膜８Ａを形成する。続いて、図
５Ａに示すように絶縁膜上の前記チタンナイトライド膜
やチタン膜を選択エッチング除去した後に、第２回目の
ＲＴＡ処理をおよそ８００℃〜８５０℃の窒素雰囲気中
で３０秒ほど行い、より低抵抗なＣ５４相の安定なチタ
ンシリサイド（ＴｉＳｉ2）膜８を形成する。
例えばチタン（Ｔｉ）膜７（尚、チタン膜とチタンナイ
トライド（ＴｉＮ）膜等の積層膜でも良い。）をおよそ
３００Å〜５００Åの膜厚でスパッタ蒸着し熱処理（ラ
ピット・サーマル・アニール、以下ＲＴＡと称す。）し
て、前記ポリシリコンゲート３とソース・ドレイン領域
６の表層を選択的、自己整合的にシリサイド化する。
尚、ＲＴＡ処理は、過剰なシリサイド膜化が進まないよ
うに２ステップで行っている。即ち、第１回目のＲＴＡ
処理をおよそ７００℃の窒素（Ｎ2）雰囲気中で３０秒
ほど行って、チタン膜表面にチタンナイトライド（Ｔｉ
Ｎ）膜を、そして界面側に準安定なＣ４９相のチタンシ
リサイド（ＴｉＳｉ2）膜８Ａを形成する。続いて、図
５Ａに示すように絶縁膜上の前記チタンナイトライド膜
やチタン膜を選択エッチング除去した後に、第２回目の
ＲＴＡ処理をおよそ８００℃〜８５０℃の窒素雰囲気中
で３０秒ほど行い、より低抵抗なＣ５４相の安定なチタ
ンシリサイド（ＴｉＳｉ2）膜８を形成する。
【０００６】そして、図５Ｂに示すように全面に層間絶
縁膜９を形成した後に、前記ソース・ドレイン領域６上
にコンタクトするコンタクトホール１０を形成し、ソー
ス・ドレイン領域６上にバリアメタル膜１１（例えば、
チタン膜とチタンナイトライド（ＴｉＮ）膜等の積層
膜）を介して金属（例えば、Ａｌ，Ａｌ合金等）配線１
２を形成している。尚、このようなシリサイド形成プロ
セスに関する記載が、特開平８−２７４０４５号公報等
に開示されている。
縁膜９を形成した後に、前記ソース・ドレイン領域６上
にコンタクトするコンタクトホール１０を形成し、ソー
ス・ドレイン領域６上にバリアメタル膜１１（例えば、
チタン膜とチタンナイトライド（ＴｉＮ）膜等の積層
膜）を介して金属（例えば、Ａｌ，Ａｌ合金等）配線１
２を形成している。尚、このようなシリサイド形成プロ
セスに関する記載が、特開平８−２７４０４５号公報等
に開示されている。
【０００７】
【発明が解決しようとする課題】ここで、前述したチタ
ンシリサイド形成プロセスにおいて、より低抵抗な層を
形成するには、チタンシリサイド（ＴｉＳｉ2）膜の膜
厚を厚くする必要がある。そして、チタンシリサイド
（ＴｉＳｉ2）膜の膜厚を厚くするには、前記第１回目
のＲＴＡ処理温度を高くするか、チタン膜の膜厚を厚く
する必要がある。
ンシリサイド形成プロセスにおいて、より低抵抗な層を
形成するには、チタンシリサイド（ＴｉＳｉ2）膜の膜
厚を厚くする必要がある。そして、チタンシリサイド
（ＴｉＳｉ2）膜の膜厚を厚くするには、前記第１回目
のＲＴＡ処理温度を高くするか、チタン膜の膜厚を厚く
する必要がある。
【０００８】しかし、これを行うと、図６に示すように
素子分離膜２上や側壁絶縁膜５上等の不必要な箇所にも
チタンシリサイド（ＴｉＳｉ2）膜が這い上がり形成さ
れてしまい（図６の８Ｂ参照）、ショート不良の原因と
なる。
素子分離膜２上や側壁絶縁膜５上等の不必要な箇所にも
チタンシリサイド（ＴｉＳｉ2）膜が這い上がり形成さ
れてしまい（図６の８Ｂ参照）、ショート不良の原因と
なる。
【０００９】また、このようなショート不良を防ぐため
に不必要な箇所に形成されたチタンシリサイド（ＴｉＳ
ｉ2）膜を除去するには、多めのエッチングが必要にな
り、必要な箇所のチタンシリサイド（ＴｉＳｉ2）膜も
削り取ることになり、最終的には低抵抗な層の形成が出
来なくなるといった問題や、素子分離膜の膜減りによる
素子分離能力の低下といった問題があり、特に微細化が
進み、低段差の幅の狭い素子分離膜上への這い上がり形
成によるショート不良が顕著であった。
に不必要な箇所に形成されたチタンシリサイド（ＴｉＳ
ｉ2）膜を除去するには、多めのエッチングが必要にな
り、必要な箇所のチタンシリサイド（ＴｉＳｉ2）膜も
削り取ることになり、最終的には低抵抗な層の形成が出
来なくなるといった問題や、素子分離膜の膜減りによる
素子分離能力の低下といった問題があり、特に微細化が
進み、低段差の幅の狭い素子分離膜上への這い上がり形
成によるショート不良が顕著であった。
【００１０】そして、チタンシリサイド（ＴｉＳｉ2）
膜の低抵抗化と這い上がり不良の発生は相反するもので
あり、これを両立させるには、細かなプロセス調整が必
要であった。
膜の低抵抗化と這い上がり不良の発生は相反するもので
あり、これを両立させるには、細かなプロセス調整が必
要であった。
【００１１】従って、本発明では、シリサイド形成プロ
セスにおけるシリサイド膜の形成技術を改善する半導体
装置の製造方法を提供することを目的とする。
セスにおけるシリサイド膜の形成技術を改善する半導体
装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】そこで、本発明はシリサ
イド形成プロセス構造の半導体装置の製造方法におい
て、半導体基板３１上のシリサイド形成領域を含む全面
に通常（およそ３００Å〜５００Åの膜厚）より薄い
（およそ２００Å〜３００Å程度）膜厚の第１のチタン
膜３７を形成し、低温（およそ６６０℃〜６８０℃）の
窒素雰囲気での第１のＲＴＡ処理によりシリサイド形成
領域上に薄いＣ４９構造の第１のチタンシリサイド膜３
８を形成した後に、シリサイド化未反応なチタン膜やチ
タンナイトライド膜をエッチング除去する。続いて、前
記薄いＣ４９構造の第１のチタンシリサイド膜３８を含
む全面に薄い（およそ２００Å〜３００Å程度）膜厚の
第２のチタン膜３９を形成し、低温（およそ６６０℃〜
６８０℃）の窒素雰囲気での第２のＲＴＡ処理によりシ
リサイド形成領域上に薄いＣ４９構造の第２のチタンシ
リサイド膜４０を形成した後に、シリサイド化未反応な
チタン膜やチタンナイトライド膜をエッチング除去す
る。更に、高温（およそ８００℃〜８５０℃）の窒素雰
囲気での第３のＲＴＡ処理により前記Ｃ４９構造のチタ
ンシリサイド膜４０をＣ５４構造のより安定なチタンシ
リサイド膜４１に転移する工程とを有することを特徴と
するものである。
イド形成プロセス構造の半導体装置の製造方法におい
て、半導体基板３１上のシリサイド形成領域を含む全面
に通常（およそ３００Å〜５００Åの膜厚）より薄い
（およそ２００Å〜３００Å程度）膜厚の第１のチタン
膜３７を形成し、低温（およそ６６０℃〜６８０℃）の
窒素雰囲気での第１のＲＴＡ処理によりシリサイド形成
領域上に薄いＣ４９構造の第１のチタンシリサイド膜３
８を形成した後に、シリサイド化未反応なチタン膜やチ
タンナイトライド膜をエッチング除去する。続いて、前
記薄いＣ４９構造の第１のチタンシリサイド膜３８を含
む全面に薄い（およそ２００Å〜３００Å程度）膜厚の
第２のチタン膜３９を形成し、低温（およそ６６０℃〜
６８０℃）の窒素雰囲気での第２のＲＴＡ処理によりシ
リサイド形成領域上に薄いＣ４９構造の第２のチタンシ
リサイド膜４０を形成した後に、シリサイド化未反応な
チタン膜やチタンナイトライド膜をエッチング除去す
る。更に、高温（およそ８００℃〜８５０℃）の窒素雰
囲気での第３のＲＴＡ処理により前記Ｃ４９構造のチタ
ンシリサイド膜４０をＣ５４構造のより安定なチタンシ
リサイド膜４１に転移する工程とを有することを特徴と
するものである。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法に係る一実施形態について図面を参照しながら説明
する。
方法に係る一実施形態について図面を参照しながら説明
する。
【００１４】図１（Ａ）において、一導電型、例えばＰ
型の半導体基板３１に素子分離膜３２を形成し、活性領
域上にゲート酸化膜を介してポリシリコンゲート３３を
形成し、該ポリシリコンゲート３３に隣接するように基
板表層に逆導電型、例えばＮ−型のソース・ドレイン領
域３４を形成した後に、ポリシリコンゲート３３の側壁
部に側壁絶縁膜３５を形成する。そして、前記側壁絶縁
膜３５に隣接するように基板表層に逆導電型、例えばＮ
＋型のソース・ドレイン領域３６を形成してＬＤＤ（lig
htly doped drain）構造のソース・ドレイン領域を形成
する。尚、Ｎ型の領域内にＰ型のソース・ドレイン領域
を形成するものでも良く、ＣＭＯＳ構造であっても良
い。
型の半導体基板３１に素子分離膜３２を形成し、活性領
域上にゲート酸化膜を介してポリシリコンゲート３３を
形成し、該ポリシリコンゲート３３に隣接するように基
板表層に逆導電型、例えばＮ−型のソース・ドレイン領
域３４を形成した後に、ポリシリコンゲート３３の側壁
部に側壁絶縁膜３５を形成する。そして、前記側壁絶縁
膜３５に隣接するように基板表層に逆導電型、例えばＮ
＋型のソース・ドレイン領域３６を形成してＬＤＤ（lig
htly doped drain）構造のソース・ドレイン領域を形成
する。尚、Ｎ型の領域内にＰ型のソース・ドレイン領域
を形成するものでも良く、ＣＭＯＳ構造であっても良
い。
【００１５】次に、図１（Ｂ）に示すように全面に金属
膜、例えば第１のチタン（Ｔｉ）膜３７を通常（およそ
３００Å〜５００Åの膜厚）より薄い膜厚であるおよそ
２００Å〜３００Åの膜厚でスパッタ蒸着する。
膜、例えば第１のチタン（Ｔｉ）膜３７を通常（およそ
３００Å〜５００Åの膜厚）より薄い膜厚であるおよそ
２００Å〜３００Åの膜厚でスパッタ蒸着する。
【００１６】更に、図２（Ａ）に示すように前記チタン
膜３７を通常（およそ６８０℃〜７５０℃）より低い温
度であるおよそ６６０℃〜６８０℃の窒素（Ｎ2）雰囲
気中で３０秒ほど、第1回目の熱処理（ラピット・サー
マル・アニール、以下ＲＴＡと称す。）を行い、チタン
膜表面にチタンナイトライド（ＴｉＮ）膜を、そして界
面側に準安定なＣ４９相のチタンシリサイド（ＴｉＳｉ
2）膜を形成して、前記ポリシリコンゲート３３とソー
ス・ドレイン領域３６の表層を選択的に第1のチタンシリ
サイド（ＴｉＳｉ2）膜３８を形成する。
膜３７を通常（およそ６８０℃〜７５０℃）より低い温
度であるおよそ６６０℃〜６８０℃の窒素（Ｎ2）雰囲
気中で３０秒ほど、第1回目の熱処理（ラピット・サー
マル・アニール、以下ＲＴＡと称す。）を行い、チタン
膜表面にチタンナイトライド（ＴｉＮ）膜を、そして界
面側に準安定なＣ４９相のチタンシリサイド（ＴｉＳｉ
2）膜を形成して、前記ポリシリコンゲート３３とソー
ス・ドレイン領域３６の表層を選択的に第1のチタンシリ
サイド（ＴｉＳｉ2）膜３８を形成する。
【００１７】続いて、基板上の未反応なチタン膜やチタ
ンナイトライド（ＴｉＮ）膜を除去するためのエッチン
グを行う。ここで、エッチング液としては、硫酸と過酸
化水素水やアンモニアと過酸化水素水を用いる。尚、本
工程では、もともとのチタン膜３７の膜厚が通常より薄
いため、除去しなければならない未反応なチタン膜やチ
タンナイトライド（ＴｉＮ）膜の量も少ないため、通常
よりライトエッチングで良い。
ンナイトライド（ＴｉＮ）膜を除去するためのエッチン
グを行う。ここで、エッチング液としては、硫酸と過酸
化水素水やアンモニアと過酸化水素水を用いる。尚、本
工程では、もともとのチタン膜３７の膜厚が通常より薄
いため、除去しなければならない未反応なチタン膜やチ
タンナイトライド（ＴｉＮ）膜の量も少ないため、通常
よりライトエッチングで良い。
【００１８】また、図２（Ｂ）に示すように全面に前記
第１のチタン膜３７と同程度の膜厚であるおよそ２００
Å〜３００Åの膜厚で、第２のチタン膜３９をスパッタ
蒸着する。
第１のチタン膜３７と同程度の膜厚であるおよそ２００
Å〜３００Åの膜厚で、第２のチタン膜３９をスパッタ
蒸着する。
【００１９】そして、図２（Ｃ）に示すようにおよそ６
６０℃〜６８０℃の窒素（Ｎ2）雰囲気中で３０秒ほ
ど、第２回目のＲＴＡ処理を行い、チタン膜表面にチタ
ンナイトライド（ＴｉＮ）膜を、そして界面側に準安定
なＣ４９相のチタンシリサイド（ＴｉＳｉ2）膜を形成
して、前記ポリシリコンゲート３３とソース・ドレイン
領域３６の表層に前記第1のチタンシリサイド（ＴｉＳ
ｉ2）膜３８に積層する形で一体化する第２のチタンシ
リサイド（ＴｉＳｉ2）膜４０を形成する。
６０℃〜６８０℃の窒素（Ｎ2）雰囲気中で３０秒ほ
ど、第２回目のＲＴＡ処理を行い、チタン膜表面にチタ
ンナイトライド（ＴｉＮ）膜を、そして界面側に準安定
なＣ４９相のチタンシリサイド（ＴｉＳｉ2）膜を形成
して、前記ポリシリコンゲート３３とソース・ドレイン
領域３６の表層に前記第1のチタンシリサイド（ＴｉＳ
ｉ2）膜３８に積層する形で一体化する第２のチタンシ
リサイド（ＴｉＳｉ2）膜４０を形成する。
【００２０】続いて、前述したように基板上の未反応な
チタン膜やチタンナイトライド（ＴｉＮ）膜を除去する
ためのライトエッチングを行う。
チタン膜やチタンナイトライド（ＴｉＮ）膜を除去する
ためのライトエッチングを行う。
【００２１】そして、図３（Ａ）に示すように第３回目
のＲＴＡ処理をおよそ８００℃〜８５０℃の窒素雰囲気
中で３０秒ほど行い、前記第２のチタンシリサイド（Ｔ
ｉＳｉ2）膜４０をより低抵抗なＣ５４相の安定な状態
に転移させてチタンシリサイド（ＴｉＳｉ2）膜４１を
形成する。
のＲＴＡ処理をおよそ８００℃〜８５０℃の窒素雰囲気
中で３０秒ほど行い、前記第２のチタンシリサイド（Ｔ
ｉＳｉ2）膜４０をより低抵抗なＣ５４相の安定な状態
に転移させてチタンシリサイド（ＴｉＳｉ2）膜４１を
形成する。
【００２２】以上説明したように、本発明のチタンシリ
サイド膜の形成方法は、スパッタ蒸着されるチタン膜厚
の薄膜化及びＣ４９相のチタンシリサイド（ＴｉＳｉ
2）形成のＲＴＡ処理の低温度化により、従来のような
素子分離膜や側壁絶縁膜等への這い上がり形成を抑止で
き、更に未反応なチタン膜やチタンナイトライド（Ｔｉ
Ｎ）膜等を除去するためのエッチング工程がライトエッ
チングで済むため、必要なチタンシリサイド膜の削り取
りによる膜厚の膜減りも抑止できる。また、チタン膜を
２回に分けてスパッタ蒸着させることで、最終的に形成
されるチタンシリサイド（ＴｉＳｉ2）膜４１の膜厚も
厚くでき、低抵抗化が図れる。
サイド膜の形成方法は、スパッタ蒸着されるチタン膜厚
の薄膜化及びＣ４９相のチタンシリサイド（ＴｉＳｉ
2）形成のＲＴＡ処理の低温度化により、従来のような
素子分離膜や側壁絶縁膜等への這い上がり形成を抑止で
き、更に未反応なチタン膜やチタンナイトライド（Ｔｉ
Ｎ）膜等を除去するためのエッチング工程がライトエッ
チングで済むため、必要なチタンシリサイド膜の削り取
りによる膜厚の膜減りも抑止できる。また、チタン膜を
２回に分けてスパッタ蒸着させることで、最終的に形成
されるチタンシリサイド（ＴｉＳｉ2）膜４１の膜厚も
厚くでき、低抵抗化が図れる。
【００２３】以下、図３（Ｂ）に示すように全面に層間
絶縁膜４２を形成した後に、前記ソース・ドレイン領域
３６上にコンタクトするコンタクトホール４３を形成
し、ソース・ドレイン領域３６上にバリアメタル膜（例
えば、チタン膜とチタンナイトライド（ＴｉＮ）膜等の
積層膜）４４を介して金属（例えば、Ａｌ，Ａｌ合金
等）配線４５を形成する。
絶縁膜４２を形成した後に、前記ソース・ドレイン領域
３６上にコンタクトするコンタクトホール４３を形成
し、ソース・ドレイン領域３６上にバリアメタル膜（例
えば、チタン膜とチタンナイトライド（ＴｉＮ）膜等の
積層膜）４４を介して金属（例えば、Ａｌ，Ａｌ合金
等）配線４５を形成する。
【００２４】以上説明したように本発明では、チタンシ
リサイド形成プロセスにおいて、シリサイド化反応用の
チタン膜の膜厚を通常プロセスより薄くし、反応温度も
低温度化させることで、素子分離膜や側壁絶縁膜上への
チタンシリサイド膜の不必要な這い上がり形成を抑止
し、また、上記プロセスを繰り返すことで、低抵抗化に
必要な膜厚を確保している。
リサイド形成プロセスにおいて、シリサイド化反応用の
チタン膜の膜厚を通常プロセスより薄くし、反応温度も
低温度化させることで、素子分離膜や側壁絶縁膜上への
チタンシリサイド膜の不必要な這い上がり形成を抑止
し、また、上記プロセスを繰り返すことで、低抵抗化に
必要な膜厚を確保している。
【００２５】更に、素子分離膜や側壁絶縁膜上へのシリ
サイド膜の不必要な這い上がり形成が抑止できるため、
従来のような不要領域に形成されたシリサイド膜を過剰
なエッチングで除去する必要が無くなるため、素子分離
膜の膜減りによる素子分離能力の低下を抑止できる。
サイド膜の不必要な這い上がり形成が抑止できるため、
従来のような不要領域に形成されたシリサイド膜を過剰
なエッチングで除去する必要が無くなるため、素子分離
膜の膜減りによる素子分離能力の低下を抑止できる。
【００２６】また、前記チタン膜の代わりにチタン膜及
びチタンナイトライド（ＴｉＮ）膜から成る積層膜を用
いても良く、この場合のチタンナイトライド膜はチタン
膜の酸化防止材としても働く。
びチタンナイトライド（ＴｉＮ）膜から成る積層膜を用
いても良く、この場合のチタンナイトライド膜はチタン
膜の酸化防止材としても働く。
【００２７】
【発明の効果】本発明によれば、シリサイド形成プロセ
スにおける素子分離膜や側壁絶縁膜上へのシリサイド膜
の不必要な這い上がり形成を抑止でき、ショート不良の
発生を抑止できる。
スにおける素子分離膜や側壁絶縁膜上へのシリサイド膜
の不必要な這い上がり形成を抑止でき、ショート不良の
発生を抑止できる。
【００２８】また、厚いシリサイド膜を形成できるた
め、シリサイド膜のシート抵抗やコンタクト抵抗の低低
抵抗化が図れる。
め、シリサイド膜のシート抵抗やコンタクト抵抗の低低
抵抗化が図れる。
【００２９】更に、素子分離膜や側壁絶縁膜上へのシリ
サイド膜の不必要な這い上がり形成が抑止できるため、
従来のような不要領域に形成されたシリサイド膜を過剰
なエッチングで除去する必要が無くなるため、素子分離
膜の膜減りによる素子分離能力の低下を抑止できる。
サイド膜の不必要な這い上がり形成が抑止できるため、
従来のような不要領域に形成されたシリサイド膜を過剰
なエッチングで除去する必要が無くなるため、素子分離
膜の膜減りによる素子分離能力の低下を抑止できる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図５】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図６】従来の半導体装置の製造方法の問題点を示す断
面図である。
面図である。
Claims (2)
- 【請求項１】 シリサイド形成プロセス構造の半導体装
置の製造方法において、 半導体基板上のシリサイド形成領域を含む全面に薄い第
１の被シリサイド化金属膜を形成し、低温の窒素雰囲気
での第１の急速熱処理によりシリサイド形成領域上に薄
い第１のＣ４９構造のシリサイド膜を形成した後にシリ
サイド化未反応膜をエッチング除去する工程と、 前記薄い第１のＣ４９構造のシリサイド膜を含む全面に
薄い第２の被シリサイド化金属膜を形成し、低温の窒素
雰囲気での第２の急速熱処理によりシリサイド形成領域
上に薄い第２のＣ４９構造のシリサイド膜を形成した後
にシリサイド化未反応膜をエッチング除去する工程と、 高温の窒素雰囲気での第３の急速熱処理により前記Ｃ４
９構造のシリサイド膜をＣ５４構造のより安定なシリサ
イド膜に転移する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記被シリサイド化金属膜がチタン膜、
あるいはチタン膜及びチタンナイトライド膜の積層膜で
あることを特徴とする請求項１に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261914A JP2000091268A (ja) | 1998-09-16 | 1998-09-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261914A JP2000091268A (ja) | 1998-09-16 | 1998-09-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091268A true JP2000091268A (ja) | 2000-03-31 |
Family
ID=17368498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261914A Pending JP2000091268A (ja) | 1998-09-16 | 1998-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091268A (ja) |
-
1998
- 1998-09-16 JP JP10261914A patent/JP2000091268A/ja active Pending
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