JPH0468556A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

Info

Publication number
JPH0468556A
JPH0468556A JP18376290A JP18376290A JPH0468556A JP H0468556 A JPH0468556 A JP H0468556A JP 18376290 A JP18376290 A JP 18376290A JP 18376290 A JP18376290 A JP 18376290A JP H0468556 A JPH0468556 A JP H0468556A
Authority
JP
Japan
Prior art keywords
insulating film
etching
film
semiconductor device
polymer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18376290A
Other languages
English (en)
Inventor
Mitsumasa Higuchi
樋口 光誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP18376290A priority Critical patent/JPH0468556A/ja
Publication of JPH0468556A publication Critical patent/JPH0468556A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスの製造方法で特に、多層金属配
線を有するプロセス方式の金属配線とアルミ配線を結合
させるための眉間絶縁膜に開けるコンタクト孔の形成方
法に関するものである。
〔従来の技術〕
第2図は従来のアルミ多層配線のスルーホール形成工程
を示す断面図であるっ 図において、1は81基板、2はアルミ配線、4は層間
絶縁膜、5はレジスト、6はスルーホールエツチング工
程において発生するアルミ加合物(以下ポリマーと称す
)であろう 次に製造工程について説明する。
従来のスルーホールの形成方法は第2図に示すように%
Si基板1上にアルミ配線2をパターニングした後((
a)図)、酸化膜等で層間絶縁膜4を形成する((b)
図)。
その後レジスト5を用いてスルーホールのパターンを写
真製版しく(C)図)、眉間絶縁膜のエツチングを行う
((61図)。
その後、レジスト5の除去を行い((e)図)、スルー
ホールのエツチング時に発生したポリマー6の除去を行
ってスルーホールを形成する((f)図)。
〔発明が解決しようとする課題〕
従来の半導体デバイスのスルーホール形成方法は以上の
ように形成テれていたので、ポリマーが発生するためポ
リマー除去工程が必要で、このポリマー除去工程がデバ
イスの信頼性に与える影響が無視できないという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、スルーホール形成時におけるポリマーの発生
を無くした半導体デバイスの製造方法を得ることを目的
とする。
〔課題を解決するための手段〕
この発明に係る半導体デバイスの製造方法は、眉間絶縁
膜の下に下敷絶縁膜を設けることによって、スルーホー
ルエツチング時にポリマーが発生しないようにしたもの
である。
〔作用〕
この発明におけるスルーホール形成方法は、層間絶縁膜
の下に下敷絶縁膜を設はスルーホールのエツチングを、
層間絶縁膜、下敷絶縁膜の2段階にすることによって、
ポリマーの発生を防止している。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例である半導体デバイスのス
ルーホール形成の製造工程を示す断面図で図中符号1.
2.4.5.は前記従来のものと同一であるのでその説
明は省略する。図において、3は下敷絶縁膜である。
次に製造工程について説明する。まず、 SL基板1上
にアルミ’tスパッタしパターニングを行いアルミ配線
2を形成する((a)図)。
次に、このデバイスに窒化模等の下敷絶縁膜3を形成し
く(b)図)、その上に酸化膜等の層間絶縁膜4を形成
する((C)図)。
次に、スルーホールのパターンをレジスト塗布後このデ
バイス上に写真製版でパターニングを行い((d)図)
、ドライエツチングによって眉間絶縁膜(4)のエツチ
ングを行う((e)図)。
次にレジストを除去した後、層間絶縁膜4をマスクとし
て下敷絶縁膜3をドライ又はウェットでエツチングする
((f)図)。
この時のエツチング液又はガスは層間絶縁膜4が耐エツ
チング性のもので、下敷絶縁膜31r、エツチングでき
るものを使用する。
以上の工程によってスルーホールが形成される。
なお、上記実施例ではアルミの多層配線プロセスのスル
ーホール工程の場合について述べ念が、他の電極材料に
ついても同様の構造が採用できることはいうまでもない
〔発明の効果〕
以上のようにこの発明によれば、眉間絶縁膜をマスクと
して、下敷絶縁膜をエツチングするようにしたので、ポ
リマーの発生しない製造工程が得られ、ポリマー除去工
程の削除およびデバイスの信頼性の向上に効果がある。
【図面の簡単な説明】
第1図fal〜(f+はこの発明の一実施例である半導
体デバイスの製造工程を示す断面図、第2図は従来の半
導体デバイスの製造工程を示す断面図である。 図において、1は81基板、2はアルミ配線、3は下敷
絶縁膜、4は層間絶縁膜、5#″tレジストを示す。 なお、図中、同一符号は同一 又は相当部分を示す。 第1図

Claims (1)

    【特許請求の範囲】
  1.  金属多層配線プロセスの層間絶縁膜を層間絶縁膜と下
    敷絶縁膜の2層構造とし、絶縁膜のエッチングを層間絶
    縁膜下敷絶縁膜それぞれに行うことによつて、エッチン
    グにおける金属加合物の生成を無くしたことを特徴とす
    る半導体デバイスの製造方法。
JP18376290A 1990-07-09 1990-07-09 半導体デバイスの製造方法 Pending JPH0468556A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18376290A JPH0468556A (ja) 1990-07-09 1990-07-09 半導体デバイスの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18376290A JPH0468556A (ja) 1990-07-09 1990-07-09 半導体デバイスの製造方法

Publications (1)

Publication Number Publication Date
JPH0468556A true JPH0468556A (ja) 1992-03-04

Family

ID=16141532

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18376290A Pending JPH0468556A (ja) 1990-07-09 1990-07-09 半導体デバイスの製造方法

Country Status (1)

Country Link
JP (1) JPH0468556A (ja)

Similar Documents

Publication Publication Date Title
JPH11145278A (ja) 半導体装置の製造方法
JPH0468556A (ja) 半導体デバイスの製造方法
JPH02270347A (ja) 半導体装置の製造方法
JPH04287326A (ja) 半導体装置およびその製造方法
JPH02134818A (ja) 配線構造体の形成法
JP2983543B2 (ja) 電極の形成方法
JPH0391243A (ja) 半導体装置の製造方法
JPH04157723A (ja) アルミニウム膜のドライエッチング方法
KR100252757B1 (ko) 금속패턴 형성방법
JPS6334928A (ja) スル−ホ−ルの形成方法
JPS5877246A (ja) 多層配線構造の形成方法
JPH0497523A (ja) 半導体装置の製造方法
JPS62221119A (ja) 透孔形成方法
KR940015698A (ko) 미세한 감광막 패턴 형성 방법
JPS6336547A (ja) 半導体装置の製造方法
JPH0353522A (ja) 垂直壁面のエッチング方法
JPH02133939A (ja) 多層配線形成法
JPH03127827A (ja) 半導体装置の製造法
JPH01283848A (ja) 半導体装置の製造方法
JPH02140953A (ja) 半導体装置の製造方法
JPH05121561A (ja) 半導体装置の製造方法
JPH05121569A (ja) 配線形成方法
JPH03218631A (ja) 半導体装置の製造方法
KR970052482A (ko) 반도체 장치 제조 방법
JPH03248533A (ja) 半導体集積回路装置