JPH01283848A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01283848A JPH01283848A JP11428288A JP11428288A JPH01283848A JP H01283848 A JPH01283848 A JP H01283848A JP 11428288 A JP11428288 A JP 11428288A JP 11428288 A JP11428288 A JP 11428288A JP H01283848 A JPH01283848 A JP H01283848A
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- film
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- aluminum wiring
- etching
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来、多層アルミニウム配線を有する半導体装置の眉間
絶縁膜のスルーホール開孔方法として、２ステツプエツ
チ法が広く用いられている。
絶縁膜のスルーホール開孔方法として、２ステツプエツ
チ法が広く用いられている。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した半導体チップの断
面図である。第２図（ａ）に示すように、シリコン基板
１上に第１アルミニウム配線２を形成した後、眉間絶縁
膜であるプラズマＣＶＤシリコン窒化膜３を形成する９
次に、スルーホールパターンのホトレジスト膜４をパタ
ーニングする。次に、第２図（ｂ＞に示すように、等方
性ドライエツチングにより、窒化膜３の膜厚の半分まで
エツチングする。次に、第２図（ｃ）に示すように、異
方性ドライエツチングにより、第１アルミニウム配線２
に達するまで窒化膜３をエツチングしてスルーホールを
形成していた。
一例を説明するための工程順に示した半導体チップの断
面図である。第２図（ａ）に示すように、シリコン基板
１上に第１アルミニウム配線２を形成した後、眉間絶縁
膜であるプラズマＣＶＤシリコン窒化膜３を形成する９
次に、スルーホールパターンのホトレジスト膜４をパタ
ーニングする。次に、第２図（ｂ＞に示すように、等方
性ドライエツチングにより、窒化膜３の膜厚の半分まで
エツチングする。次に、第２図（ｃ）に示すように、異
方性ドライエツチングにより、第１アルミニウム配線２
に達するまで窒化膜３をエツチングしてスルーホールを
形成していた。
上述した従来の半導体装置の製造方法では、スルーホー
ル開孔時の異方性ドライエツチングにおいて、フロンガ
スを用いた場合、次工、程の第２アルミニウム配線を被
着する時に断線を生じる欠点があった。すなわち、第３
図（ａ）に示すように、窒化膜３を異方性ドライエツチ
ングにより第１アルミニウム配線２に達するまでエツチ
ングする時、つまり、オーバーエツチングされると、フ
ロンガスではアルミニウムはほとんどエツチングされな
いため、ホトレジスト膜４のエツチング量が多くなり、
ホトレジストの変性物８が多量に再付着してしまう。こ
のホトレジストの変性物は、第３図（ｂ）に示すように
、その後のホトレジスト剥離工程においても除去されな
いため、第３図（ｃ）に示すように、第２アルミニウム
配線７の断線の原因となってしまう欠点があった。
ル開孔時の異方性ドライエツチングにおいて、フロンガ
スを用いた場合、次工、程の第２アルミニウム配線を被
着する時に断線を生じる欠点があった。すなわち、第３
図（ａ）に示すように、窒化膜３を異方性ドライエツチ
ングにより第１アルミニウム配線２に達するまでエツチ
ングする時、つまり、オーバーエツチングされると、フ
ロンガスではアルミニウムはほとんどエツチングされな
いため、ホトレジスト膜４のエツチング量が多くなり、
ホトレジストの変性物８が多量に再付着してしまう。こ
のホトレジストの変性物は、第３図（ｂ）に示すように
、その後のホトレジスト剥離工程においても除去されな
いため、第３図（ｃ）に示すように、第２アルミニウム
配線７の断線の原因となってしまう欠点があった。
本発明の目的は、スルーホール開孔時のホトレジストの
変性物の再付着をなくし、第２アルミニウム配線の断線
を防止することができる半導体装置の製造方法を提供す
ることにある。
変性物の再付着をなくし、第２アルミニウム配線の断線
を防止することができる半導体装置の製造方法を提供す
ることにある。
本発明の半導体装置の製造方法は、第１の配線が設けら
れている半導体基板の主表面に絶縁膜を形成する工程と
、前記絶縁膜のスルーホールを形成する領域を前記絶縁
膜の膜厚の約半分まで等方性ドライエツチングによりエ
ツチングする工程と、前記絶縁膜上にチタン−タングス
テン膜を被着する工程と、前記チタン−タングステン膜
及び前記絶縁膜のスルーホールを形成する領域を異方性
ドライエツチングにより前記第１の配線上に前記絶縁膜
が残っている状態までエツチングする工程と、前記チタ
ン−タングステン膜をマスクとして前記第１の配線上に
残っている前記絶縁膜を異方性ドライエツチングにより
前記第１の配線に達するまでエツチングしてスルーホー
ルを形成する工程と、前記スルーホール上に第２の配線
を形成する工程とを含んで構成される。
れている半導体基板の主表面に絶縁膜を形成する工程と
、前記絶縁膜のスルーホールを形成する領域を前記絶縁
膜の膜厚の約半分まで等方性ドライエツチングによりエ
ツチングする工程と、前記絶縁膜上にチタン−タングス
テン膜を被着する工程と、前記チタン−タングステン膜
及び前記絶縁膜のスルーホールを形成する領域を異方性
ドライエツチングにより前記第１の配線上に前記絶縁膜
が残っている状態までエツチングする工程と、前記チタ
ン−タングステン膜をマスクとして前記第１の配線上に
残っている前記絶縁膜を異方性ドライエツチングにより
前記第１の配線に達するまでエツチングしてスルーホー
ルを形成する工程と、前記スルーホール上に第２の配線
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。第１
図（ａ＞に示すように・、シリコン基板１上に第１アル
ミニウム配線２を形成した後、眉間絶縁膜であるプラズ
マＣＶＤシリコン窒化膜３を例えば、１μｍの厚さに形
成する。次に、スルーホールパターンのホトレジスト膜
４をパターニングする。次に、第１図（ｂ）に示すよう
に、ＣＦ４−Ｏ２を用いた等方性ドライエツチングによ
り、窒化膜３の膜厚の約半分、例えば、０．５μｍエツ
チングする。次に、第１図（ｃ）に示すように、ホトレ
ジスト膜４を除去した後、チタン−タングステン膜５を
例えば、０．５μｍ被着する。次に、第１図（ｄ）に示
すように、スルーホールパターンのホトレジスト膜６を
パターニングする。次に、第１図（ｅ）に示すように、
チタン−タングステン膜５及び窒化膜３を、ＣＦ４を用
いた異方性ドライエツチングにより、第１アルミニウム
配線２に達する前、つまり、第１アルミニウム配線２上
に窒化膜３がまだ残っている状態までエツチングする。
めの工程順に示した半導体チップの断面図である。第１
図（ａ＞に示すように・、シリコン基板１上に第１アル
ミニウム配線２を形成した後、眉間絶縁膜であるプラズ
マＣＶＤシリコン窒化膜３を例えば、１μｍの厚さに形
成する。次に、スルーホールパターンのホトレジスト膜
４をパターニングする。次に、第１図（ｂ）に示すよう
に、ＣＦ４−Ｏ２を用いた等方性ドライエツチングによ
り、窒化膜３の膜厚の約半分、例えば、０．５μｍエツ
チングする。次に、第１図（ｃ）に示すように、ホトレ
ジスト膜４を除去した後、チタン−タングステン膜５を
例えば、０．５μｍ被着する。次に、第１図（ｄ）に示
すように、スルーホールパターンのホトレジスト膜６を
パターニングする。次に、第１図（ｅ）に示すように、
チタン−タングステン膜５及び窒化膜３を、ＣＦ４を用
いた異方性ドライエツチングにより、第１アルミニウム
配線２に達する前、つまり、第１アルミニウム配線２上
に窒化膜３がまだ残っている状態までエツチングする。
次に、第１図（ｆ）に示すように、ホトレジスト膜６を
除去した後、ＣＦ４を用いた異方性ドライエツチングに
より、チタン−タングステン膜５をマスクとして、第１
アルミニウム配線２上に残っている窒化Ｍ３を、第１ア
ルミニウム配線２に達するまでエツチングする。この時
、マスクのチタン−タングステン膜５も同時にエツチン
グされるが、膜厚が充分な厚さであるため、影響はない
。この工程により、最終のエツチングのマスク用ホトレ
ジストを用いてないため、オーバーエツチングによるホ
トレジストの変性物が多量に再付着してスルーホール形
成後も残ってしまうことはない。次に、第１図（ｇ）に
示すように、Ｈ２Ｏ２を用いたウェットエツチングによ
り、チタン−タングステン膜５のみを選択的に除去して
、スルーホールを形成する。次に、第１図（ｈ）に示す
ように、第２アルミニウム配線７を被着することにより
、断線のない半導体装置を製造することができる。
除去した後、ＣＦ４を用いた異方性ドライエツチングに
より、チタン−タングステン膜５をマスクとして、第１
アルミニウム配線２上に残っている窒化Ｍ３を、第１ア
ルミニウム配線２に達するまでエツチングする。この時
、マスクのチタン−タングステン膜５も同時にエツチン
グされるが、膜厚が充分な厚さであるため、影響はない
。この工程により、最終のエツチングのマスク用ホトレ
ジストを用いてないため、オーバーエツチングによるホ
トレジストの変性物が多量に再付着してスルーホール形
成後も残ってしまうことはない。次に、第１図（ｇ）に
示すように、Ｈ２Ｏ２を用いたウェットエツチングによ
り、チタン−タングステン膜５のみを選択的に除去して
、スルーホールを形成する。次に、第１図（ｈ）に示す
ように、第２アルミニウム配線７を被着することにより
、断線のない半導体装置を製造することができる。
以上説明した第１の実施例においては、眉間絶縁膜とし
てプラズマＣＶＤシリコン窒化膜を用いたが、第２の実
施例として、プラズマＣＶＤシリコン酸化膜を用いても
同様な効果が得られる。
てプラズマＣＶＤシリコン窒化膜を用いたが、第２の実
施例として、プラズマＣＶＤシリコン酸化膜を用いても
同様な効果が得られる。
以上説明したように、本発・明は、眉間絶縁膜上に更に
チタン−タングステン膜を被着して、スルーホールを形
成する際のマスクとして用いることにより、従来エツチ
ングにより発生していたホトレジストの変性物の再付着
をなくし、第２アルミニウム配線の断線を防止すること
ができる効果がある。
チタン−タングステン膜を被着して、スルーホールを形
成する際のマスクとして用いることにより、従来エツチ
ングにより発生していたホトレジストの変性物の再付着
をなくし、第２アルミニウム配線の断線を防止すること
ができる効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ／）及び第３図（ａ）〜（Ｃ）は従来の半導体
装置の製造方法の一例を説明するための工程順に示した
半導体チップの断面図である。 １・・・シリコン基板、２・・・第１アルミニウム配線
、３・・・シリコン窒化膜、４・・・ホトレジスト膜、
５・・・チタン−タングステン膜、６・・・ホトレジス
ト膜、７・・・第２アルミニウム配線。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ／）及び第３図（ａ）〜（Ｃ）は従来の半導体
装置の製造方法の一例を説明するための工程順に示した
半導体チップの断面図である。 １・・・シリコン基板、２・・・第１アルミニウム配線
、３・・・シリコン窒化膜、４・・・ホトレジスト膜、
５・・・チタン−タングステン膜、６・・・ホトレジス
ト膜、７・・・第２アルミニウム配線。
Claims (1)
- 第１の配線が設けられている半導体基板の主表面に絶
縁膜を形成する工程と、前記絶縁膜のスルーホールを形
成する領域を前記絶縁膜の膜厚の約半分まで等方性ドラ
イエッチングによりエッチングする工程と、前記絶縁膜
上にチタン−タングステン膜を被着する工程と、前記チ
タン−タングステン膜及び前記絶縁膜のスルーホールを
形成する領域を異方性ドライエッチングにより前記第１
の配線上に前記絶縁膜が残っている状態までエッチング
する工程と、前記チタン−タングステン膜をマスクとし
て前記第１の配線上に残っている前記絶縁膜を異方性ド
ライエッチングにより前記第１の配線に達するまでエッ
チングしてスルーホールを形成する工程と、前記スルー
ホール上に第２の配線を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11428288A JPH01283848A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11428288A JPH01283848A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283848A true JPH01283848A (ja) | 1989-11-15 |
Family
ID=14633933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11428288A Pending JPH01283848A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479227A (ja) * | 1990-07-20 | 1992-03-12 | Mitsubishi Electric Corp | 多層配線の形成方法 |
-
1988
- 1988-05-10 JP JP11428288A patent/JPH01283848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479227A (ja) * | 1990-07-20 | 1992-03-12 | Mitsubishi Electric Corp | 多層配線の形成方法 |
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