KR20050064331A - 반도체 소자의 듀얼 다마신 패턴 형성방법 - Google Patents

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Abstract

본 발명은 듀얼 다마신 패턴(Dual Damascene Pattern)의 오정렬(Misalignment) 발생을 방지하는 반도체 소자의 듀얼 다마신 패턴 형성방법을 개시한다. 개시된 본 발명의 방법은, 하부 금속배선이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 TEOS막, SiN막, 실리콘 성분이 풍부한 산화막 및 트렌치 형성영역을 한정하는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 성분이 풍부한 산화막 및 SiN막을 식각하여 트렌치를 형성하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 결과물 상에 상기 식각후 잔류된 실리콘 성분이 풍부한 산화막의 측벽 및 상기 실리콘 성분이 풍부한 산화막 상부의 일부를 덮고, 비아 홀 형성영역을 노출시키는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 TEOS막을 식각하여 상기 하부 금속배선의 일부를 노출시키는 비아 홀을 형성하는 단계; 및 상기 제2감광막패턴을 제거하는 단계를 포함한다.

Description

반도체 소자의 듀얼 다마신 패턴 형성방법{METHOD FOR FORMING DUAL DAMASCENE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 듀얼 다마신 패턴(Dual Damascene Pattern)의 오정렬(Misalignment) 발생을 방지하기 위한 반도체 소자의 듀얼 다마신 패턴 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 금속 배선이 다층 구조로 형성되고, 금속 배선의 폭도 줄어들고 있다. 따라서, 지금까지 일반적으로 사용된 알루미늄을 금속 배선으로 이용하는데 한계가 있으며, 최근에는 구리를 이용하여 금속 배선을 형성하는 새로운 공정이 도입되고 있다.
구리는 특성상 식각하기 어렵기 때문에, 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴(Dual Damascene Pattern)을 먼저 형성한 후 비아홀과 트렌치에만 구리가 선택적으로 매립되도록 하여 구리 배선을 형성한다.
듀얼 다마신 공정은 상부 절연층에 트렌치를 형성하고 노출된 하부 절연층에 비아홀을 형성한 후 구리와 같은 전도성 물질을 매립하여 금속 배선과 플러그를 동시에 형성하는 공정으로써, 듀얼 다마신 공정을 실시하는 방법에는 여러 가지 방법이 있는데, 일반적으로, 트렌치(Trench)를 먼저 형성하고 비아홀(Via Hole)을 형성하는 방법과 비아홀(Via Hole)을 먼저 형성하고 트렌치(Trench)를 형성하는 방법이 있다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정 단면도이다.
상기 트렌치(Trench)를 먼저 형성한 다음, 비아홀(Via Hole)을 형성하는 방법을 이용한 종래의 반도체 소자의 듀얼 다마신 패턴 형성방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 듀얼 다마신 패턴 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 하부 금속배선(미도시)이 형성된 반도체 기판(1) 상에 제1TEOS(Tetra Ethyl Ortho Silicate)막(2), SiN막(3), 제2TEOS(Tetra Ethyl Ortho Silicate)막(4) 및 트렌치(Trench) 형성영역(미도시)을 한정하는 제1감광막패턴(5)을 차례로 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2TEOS막(4) 및 SiN막(3)을 식각하여 트렌치(6)를 형성한다. 그리고, 상기 제1감광막패턴을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물 상에 비아 홀(Via Hole) 형성영역(미도시)을 한정하는 제2감광막패턴(7)을 형성한다.
그런다음, 도 1d에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 제1TEOS막(2)을 식각하여 상기 하부 금속배선의 일부를 노출시키는 비아 홀(Via Hole)(8)을 형성한다. 이어서, 상기 제2감광막패턴을 제거한다.
그러나, 종래의 기술에서는, 상기 비아 홀 형성을 위한 상기 제2감광막패턴은 매우 미세한 제작을 필요로 하는 까다로운 문제점이 있다. 도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다. 종래의 기술에 따르면, 도 2에 도시된 바와 같이, 상기 트렌치(6)의 형성 후, 상기 비아 홀(8)을 형성하기 위한 상기 제2감광막패턴(7)을 형성할 시에 정렬(Alignment) 조건을 만족시키지 못할 경우, 듀얼 다마신 패턴의 오정렬(Misalignment)이 발생하여 상기 비아 홀(8)의 크기를 감소시키거나, 심할 경우에는 상기 비아 홀(8)이 식각되지 않는 문제점이 발생된다.
도 2에서 미설명된 도면부호 1은 반도체 기판, 2는 제1TEOS막, 3은 SiN막 및 4는 제2TEOS막을 각각 나타낸 것이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상기 트렌치 형성 후, 상기 비아 홀 형성을 위한 상기 제2감광막패턴 형성에 있어서, 그 까다로움을 극복하여, 듀얼 다마신 패턴의 오정렬(Misalignment)이 발생됨을 방지하여, 비아 홀 식각공정 마진(Margin)을 확보할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 듀얼 다마신 패턴 형성방법은, 하부 금속배선이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 TEOS막, SiN막, 실리콘 성분이 풍부한 산화막 및 트렌치 형성영역을 한정하는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 성분이 풍부한 산화막 및 SiN막을 식각하여 트렌치를 형성하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 결과물 상에 상기 식각후 잔류된 실리콘 성분이 풍부한 산화막의 측벽 및 상기 실리콘 성분이 풍부한 산화막 상부의 일부를 덮고, 비아 홀 형성영역을 노출시키는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 TEOS막을 식각하여 상기 하부 금속배선의 일부를 노출시키는 비아 홀을 형성하는 단계; 및 상기 제2감광막패턴을 제거하는 단계를 포함한다.
여기서, 상기 실리콘 성분이 풍부한 산화막의 식각 공정은, 식각 가스로 02와 C4F8의 혼합 가스를 사용한다.
본 발명에 따르면, 비아 홀 형성을 위한 제2감광막패턴 형성에 있어서, 그 까다로움을 극복하여 듀얼 다마신 패턴의 오정렬(Misalignment) 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법은, 도 3a에 도시된 바와 같이, 먼저, 하부 금속배선(미도시)이 형성된 반도체 기판(31) 상에 TEOS(Tetra Ethyl Ortho Silicate)막(32), SiN막(33), 실리콘 성분이 풍부한 산화막(Silicon Rich Oxide)(34) 및 트렌치(Trench) 형성영역(미도시)을 한정하는 제1감광막패턴(35)을 차례로 형성한다. 여기서, 상기 실리콘 성분이 풍부한 산화막(34)은 내부에 실리콘(Silicon)성분이 다량 포함되어 있어, 일반적인 산화막에 비해 견고하고, 식각률(Etch Rate)이 낮은 성질을 갖고 있다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 성분이 풍부한 산화막(34) 및 SiN막(33)을 식각하여 트렌치(36)를 형성한다. 여기서, 상기 실리콘 성분이 풍부한 산화막(34)을 식각하기 위한 가스로는 02와 C4F8의 혼합 가스를 사용한다. 그리고, 상기 제1감광막패턴을 제거한다.
이어서, 도 3c에 도시된 바와 같이, 상기 결과물 상에 상기 식각후 잔류된 실리콘 성분이 풍부한 산화막(34)의 측벽 및 상기 실리콘 성분이 풍부한 산화막(34) 상부의 일부를 덮고, 비아 홀(Via Hole) 형성영역(미도시)을 노출시키는 제2감광막패턴(37)을 형성한다.
그런다음, 도 3d에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 TEOS막(32)을 식각하여 상기 하부 금속배선의 일부를 노출시키는 비아 홀(Via Hole)(38)을 형성한다. 이어서, 상기 제2감광막패턴을 제거한다.
이와 같이 하면, 상기 제2감광막패턴에 의해 노출된 상기 실리콘 성분이 풍부한 산화막(34)은 그 하부의 TEOS막(32)에 비해 식각률이 매우 낮기 때문에, 상기 노출된 실리콘 성분이 풍부한 산화막(34)의 손상이 일어날 염려가 없다. 다시 말하면, 트렌치(36) 외부의 실리콘 성분이 풍부한 산화막(34) 상에 제2감광막패턴이 형성되지 않더라도, 트렌치(36) 내부의 비아 홀(38) 영역만 노출시키는 제2감광막패턴을 형성하면 되므로, 종래의 비아 홀 형성을 위한 제2감광막패턴 형성의 까다로움을 극복할 수 있다.
이상에서와 같이, 본 발명은 듀얼 다마신 패턴을 형성함에 있어서, TEOS막에 비해 식각률이 매우 낮고, 견고한 실리콘 성분이 풍부한 산화막을 상기 TEOS막 상에 형성함으로써, 트렌치 형성 후의 비아 홀 형성을 위한 제2감광막패턴의 형성 시, 상기 트렌치 외부의 상기 실리콘 성분이 풍부한 산화막 상에 상기 제2감광막패턴을 형성하지 않더라도, 상기 트렌치 내부의 비아 홀 영역만 노출시키는 제2감광막패턴을 형성하면 된다.
즉, 상기 트렌치 외부의 상기 실리콘 성분이 풍부한 산화막이 상기 제2감광막패턴에 노출되더라도, 상기 노출된 실리콘 성분이 풍부한 산화막은, 그 막의 특성상 손상될 염려가 없으므로, 제2감광막패턴 형성의 까다로움을 극복하여 듀얼 다마신 패턴의 오정렬(Misalignment)이 발생됨을 방지할 수 있으며, 결국, 비아 홀 식각 공정 마진(Margin)을 확보할 수 있다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정 단면도.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
31 : 반도체 기판 32 : TEOS막
33 : SiN막 34 : 실리콘 성분이 풍부한 산화막
35 : 제1감광막패턴 36 : 트렌치
37 : 제2감광막패턴 38 : 비아 홀

Claims (2)

  1. 하부 금속배선이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 TEOS막, SiN막, 실리콘 성분이 풍부한 산화막 및 트렌치 형성영역을 한정하는 제1감광막패턴을 차례로 형성하는 단계;
    상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 실리콘 성분이 풍부한 산화막 및 SiN막을 식각하여 트렌치를 형성하는 단계;
    상기 제1감광막패턴을 제거하는 단계;
    상기 결과물 상에 상기 식각후 잔류된 실리콘 성분이 풍부한 산화막의 측벽 및 상기 실리콘 성분이 풍부한 산화막 상부의 일부를 덮고, 비아 홀 형성영역을 노출시키는 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 TEOS막을 식각하여 상기 하부 금속배선의 일부를 노출시키는 비아 홀을 형성하는 단계; 및
    상기 제2감광막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
  2. 제 1항에 있어서, 상기 실리콘 성분이 풍부한 산화막의 식각 공정은, 식각 가스로 02와 C4F8의 혼합 가스를 사용하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성방법.
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