KR100558043B1 - 반도체 소자의 구리 금속 배선 형성 방법 - Google Patents

반도체 소자의 구리 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100558043B1
KR100558043B1 KR1019980062751A KR19980062751A KR100558043B1 KR 100558043 B1 KR100558043 B1 KR 100558043B1 KR 1019980062751 A KR1019980062751 A KR 1019980062751A KR 19980062751 A KR19980062751 A KR 19980062751A KR 100558043 B1 KR100558043 B1 KR 100558043B1
Authority
KR
South Korea
Prior art keywords
metal wiring
wafer
remove
diluted
flowing
Prior art date
Application number
KR1019980062751A
Other languages
English (en)
Other versions
KR20000046075A (ko
Inventor
이종협
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1019980062751A priority Critical patent/KR100558043B1/ko
Publication of KR20000046075A publication Critical patent/KR20000046075A/ko
Application granted granted Critical
Publication of KR100558043B1 publication Critical patent/KR100558043B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 반도체 소자의 구리 금속 배선 형성 방법에 관한 것으로, 구리 금속 배선 형성 공정중 화학 기계적 폴리싱 공정 후에 잔존하는 파티클과 금속 이온을 제거하기 위한 세정(cleaning) 공정이 실시되는데, 본 발명에서는 세정 공정을 브러시 스크러빙(brush scrubbing)에 적용할 때, 먼저 제 1 브러시 스테이션(brush station)에서, 화학제 사용에 따른 급속한 표면 손상(attack)을 방지하기 위해 이온이 제거된 순수(DIW)를 흘려 1차 헹굼(rinse) 과정을 거치고, 희석된 HF와 BTA 혼합 용액을 흘려 세정 과정을 거치며, HF와 BTA를 제거하기 위해 다시 이온이 제거된 순수를 흘려 2차 헹굼 과정을 거쳐 화학 기계적 폴리싱 공정 후에 잔존하는 파티클과 금속 이온을 제거하고, 제 2 브러시 스테이션에서, 제 1 브러시 스테이션으로부터 넘어온 웨이퍼에 존재할 지 모르는 HF와 BTA를 제거하기 위해 이온이 제거된 순수를 흘려 1차 헹굼 과정을 거치고, 희석된 초산(CH3COOH)을 흘려 세정 과정을 거치며, 초산을 제거하기 위해 다시 이온이 제거된 순수를 흘려 2차 헹굼 과정을 거쳐 절연막 위에 잔존하는 금속 이온을 제거하고, 이후 건조 장비(SRD)에서 자외선(UV) 및 이온이 제거된 순수를 사용하여 웨이퍼를 건조시켜 세정 공정을 완료하므로써, 구리층에 손상을 주지 않으면서 파티클과 금속 이온을 효과적으로 제거할 수 있는 반도체 소자의 구리 금속 배선 형성 방법에 관하여 기술된다.

Description

반도체 소자의 구리 금속 배선 형성 방법
본 발명은 반도체 소자의 구리 금속 배선 형성 방법에 관한 것으로, 특히 다마신(damascene) 공정이 도입된 구리 금속 배선 형성시 화학 기계적 폴리싱(CMP) 공정 후에 실시하는 세정(cleaning) 공정을 개선하여, 구리층에 손상을 주지 않으면서 파티클(particle)과 금속 이온을 효과적으로 제거할 수 있는 반도체 소자의 구리 금속 배선 형성 방법에 관한 것이다.
최근 반도체 소자가 고집적화 및 축소화되고 고속 동작을 요구함에 따라 배선 재료로 구리(Cu)가 널리 사용되고, 구리의 사용으로 다마신(damascene) 공정이 도입되어 화학 기계적 폴리싱(CMP) 공정이 요구되고 있으며, 화학 기계적 폴리싱 공정 후에 잔존하는 파티클(particle)과 금속 이온을 제거하기 위한 세정(cleaning) 공정이 실시되고 있다.
일반적으로, 화학 기계적 폴리싱 공정 후에 실시되는 구리층의 세정 공정은 산화막이나 텅스텐층의 평탄화를 위한 화학 기계적 폴리싱 공정 후에 실시하는 기존의 세정 공정을 그대로 적용하고 있는 실정이다. 산화막이나 텅스텐층의 화학 기계적 폴리싱 공정 후에 실시하는 세정 공정은 파티클(particle) 제거용으로 암모니아 혹은 SC-1을 사용하고, 금속 이온 제거용으로 희석된 HF 혹은 BOE (100:1∼200:1) 등의 강산을 사용하고 있다. 이러한 화학제를 사용하여 구리층을 세정할 경우, 암모니아 혹은 SC-1은 구리층을 손상(attack)시켜 구리층의 표면을 매우 거칠게 만들고, 희석된 HF 혹은 BOE는 구리층이 표면을 산화시켜 저항을 증가시키는 문제점이 있다.
따라서, 본 발명은 다마신 공정이 도입된 구리 금속 배선 형성시 화학 기계적 폴리싱 공정 후에 실시하는 세정 공정을 개선하여, 구리층에 손상을 주지 않으면서 파티클과 금속 이온을 효과적으로 제거하므로써, 구리 금속 배선의 공정 안정성과 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 구리 금속 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 구리 금속 배선 형성 방법은 반도체 기판 상에 형성된 층간 절연막의 다마신 패턴을 구리층으로 매립한 후, 화학 기계적 폴리싱 공정으로 상기 구리층이 연마된 웨이퍼가 제공되는 단계; 상기 웨이퍼에 희석된 HF와 BTA 혼합 용액을 흘려 1차 세정하는 단계; 상기 웨이퍼에 희석된 초산을 흘려 2차 세정하는 단계; 및 상기 웨이퍼를 건조시키는 단계를 포함하여 이루어지는 것을 특징으로 하며, 상기 희석된 HF와 BTA 혼합 용액을 사용하는 1차 세정 전후와, 상기 희석된 초산을 사용하는 2차 세정 전후에 헹굼 과정이 추가된다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 구리 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 층간 절연막(12)에 형성된 다마신 패턴(13)에 구리층(14)을 매립시킨 후, 화학 기계적 폴리싱 공정으로 구리층(14)을 연마하여 다마신 패턴(13) 내에 구리층(14)이 형성된 반도체 기판(11)이 제공된다. 화학 기계적 폴리싱 공정 후에 웨이퍼의 구리층(14)과 층간 절연막(12)의 표면에는 많은 파티클(particle)과 금속 이온이 존재하게 된다.
상기에서, 층간 절연막(12)은 주로 산화물 예를 들어, USG, SOG, O3-TEOS, Si-rich Oxide, HDP-USG 등으로 단층 또는 다층 구조로 형성된다. 다마신 패턴(13)은 싱글-다마신(single- damascene) 공정이나 듀얼-다마신(dual-damascene) 공정으로 형성된다. 구리층(14)은 장벽 금속층(barrier metal layer)으로 타이타늄(Ti), 타이타늄나이트라이드(TiN), 텅스텐나이트라이드(WN), 탄탈륨나이트라이드(TaN), 타이타늄/타이타늄나이트라이드(Ti/TiN), 타이타늄/텅스텐나이트라이트(Ti/WN), 타이타늄/탄탈륨나이트라이드(Ti/TaN) 등을 사용하며, 이러한 장벽 금속층은 물리적 기상 증착(PVD)법이나 화학적 기상 증착(CVD)법을 적용하여 형성된다.
도 1b를 참조하면, 구리층(14)의 화학 기계적 폴리싱 공정 후에 잔존하는 파티클(particle)과 금속 이온을 제거하기 위하여, 브러시 스크러빙(brush scrubbing)에서 세정(cleaning) 공정이 실시하는데, 제 1 브러시 스테이션(brush station)에서, 화학제 사용에 따른 급속한 표면 손상(attack)을 방지하기 위해 이온이 제거된 순수(DIW)를 흘려 1차 헹굼(rinse) 과정을 거치고, 희석된(diluted) HF와 BTA 혼합 용액을 흘려 세정(cleaning) 과정을 거치며, HF와 BTA(benezotriazloe)를 제거하기 위해 다시 이온이 제거된 순수(DIW)를 흘려 2차 헹굼 과정을 거쳐 화학 기계적 폴리싱 공정 후에 잔존하는 파티클과 금속 이온을 제거한다.
상기에서, 1차 헹굼 과정은 HF와 BTA의 화학제(chemical)에 의한 구리층(14)의 표면 손상을 방지하기 위한 과정으로 이온이 제거된 순수(DIW)를 900 ∼ 1000ml/min의 유량비(flow rate)로 10 ∼ 15초 동안 흘려준다. 세정 과정은 250:1 ∼ 300:1로 희석된 HF를 600 ∼ 800ml/min의 유량비로 30 ∼ 40초 동안 흘려주며, HF에 의한 구리층(14)의 표면 산화를 방지하기 위하여 0.1 ∼ 0.2wt%의 BTA를 300 ∼ 400ml/min의 유량비로 희석된 HF와 함께 흘려준다. 2차 헹굼 과정은 이후의 공정에서 HF와 BTA의 영향을 없애주기 위하여 약 1500ml/min의 유량비로 약 10초 동안 흘려준다.
한편, 구리층(14)의 화학 기계적 폴리싱 공정은 연마제로 Al2O3를 주로 사용하는데, 도 2의 그래프에서 알 수 있듯이, Al2O3는 층간 절연막(12)을 이루는 SiO2 와 제타 포텐셜(Zeta Potential)이 염기성 또는 강산성에서 동일한 극성을 나타내기 때문에 Al2O3를 SiO2 표면에서 효과적으로 제거하기 위해서는 염기성 또는 산성의 화학제를 사용하여야 한다. 암모니아와 같은 염기성 화학제는 구리층(14) 표면을 손상시키는 성질이 있어 본 발명의 세정 과정에 부적합하며, 희석된 산성이 적합하여 본 발명에서는 희석된 HF를 사용한다. 또한, 본 발명에서는 아무리 희석된 HF라 할지라도 구리층(14) 표면을 산화시킬 수 있기 때문에 산에 대한 구리의 부식을 억제하는 성질을 갖는 화학제인 BTA를 희석된 HF와 함께 사용한다.
도 1c를 참조하면, 제 2 브러시 스테이션에서, 제 1 브러시 스테이션으로부터 넘어온 웨이퍼에 존재할 지 모르는 희석된 HF와 BTA를 제거하기 위해 이온이 제거된 순수(DIW)를 흘려 1차 헹굼(rinse) 과정을 거치고, 희석된 초산(acetic acid; CH3COOH)을 흘려 세정(cleaning) 과정을 거치며, 초산을 제거하기 위해 다시 이온이 제거된 순수(DIW)를 흘려 2차 헹굼 과정을 거쳐 층간 절연막(12) 위에 잔존하는 금속 이온을 제거한다.
상기에서, 1차 헹굼 과정은 제 1 브러시 스테이션으로부터 넘어온 웨이퍼에 존재할 지 모르는 HF와 BTA의 영향을 완전히 없애주기 위한 과정으로 이온이 제거된 순수(DIW)를 약 1500ml/min의 유량비로 약 10초 동안 흘려준다. 세정 과정은 희석된 초산을 이용하는데, 초산은 유기산으로서 50wt% 농도에서는 구리층(14)을 부식시키지 않으며 층간 절연막(12)을 용이하게 제거할 수 있어, 20:1 ∼ 30:1 정도로 희석된 초산을 400 ∼ 500ml/min의 유량비로 50 ∼ 60초 동안 흘려준다. 2차 헹굼 과정은 초산을 없애주기 위하여 900 ∼ 1000ml/min의 유량비로 20 ∼ 30초 동안 흘려준다.
이후, 건조 장비(spin rinse dry; SRD)에서 자외선(UV) 및 이온이 제거된 순수(DIW)를 사용하여 웨이퍼를 건조시켜 세정 공정을 완료한다.
상기한 본 발명의 기술적 원리는 제 1 브러시 스테이션에서 희석된 HF와 희석된 BTA 혼합 용액으로 구리층 및 층간 절연막 표면에 잔존하는 파티클과 금속 이온을 1차 제거하고, 제 2 브러시 스테이션에서 희석된 초산(CH3COOH)으로 층간 절연막 표면에 잔존하는 금속 이온을 제거하는 것이다.
한편, 본 발명의 실시예는 세정 공정을 브러시 스크러빙(brush scrubbing)에 적용하여 설명하였지만, 기존의 웨트 딥핑(wet dipping)이나 스프레이 클리닝(spray cleaning) 등에도 응용 가능하다.
상술한 바와 같이, 본 발명은 다마신 공정이 도입된 구리 금속 배선 형성시 화학 기계적 폴리싱 공정 후에 실시하는 세정 공정을 희석된 HF와 BTA 혼합 용액으로 1차 세정하고, 희석된 초산(CH3COOH)으로 2차 세정하므로써, 화학 기계적 폴리싱 공정 후에 잔존하는 파티클 및 금속 이온을 구리층에 손상을 주지 않으면서 효과적으로 제거할 수 있어, 구리 금속 배선의 공정 안정성과 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 염기성 또는 강산성에서의 Al2O3와 SiO2 의 제타 포텐셜을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 층간 절연막
13: 다마신 패턴 14: 구리층

Claims (8)

  1. 반도체 기판 상에 형성된 층간 절연막의 다마신 패턴을 구리층으로 매립한 후, 화학 기계적 폴리싱 공정으로 상기 구리층이 연마된 웨이퍼가 제공되는 단계;
    상기 웨이퍼에 희석된 HF와 BTA 혼합 용액을 흘려 1차 세정하는 단계;
    상기 HF와 BTA 혼합 용액을 제거하기 위해 이온이 제거된 순수를 흘려 1차 헹굼하는 단계;
    상기 웨이퍼에 희석된 초산을 흘려 2차 세정하는 단계;
    상기 초산을 제거하기 위해 이온이 제거된 순수를 흘려 2차 헹굼하는 단계; 및
    상기 웨이퍼를 건조시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 USG, SOG, O3-TEOS, Si-rich Oxide, HDP-USG 와 같은 산화물로 형성되는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 1차 세정은 화학 기계적 폴리싱 공정으로 발생된 파티클 및 금속 이온을 제거하기 위하여 250:1 ~ 300:1로 희석된 HF를 600 ~ 800ml/min의 유량비로 30 ~ 40초 동안 흘려주며, 상기 희석된 HF로 인한 구리층의 표면 산화를 방지하기 위하여 0.1 ~ 0.2wt%의 BTA를 300 ~ 400ml/min의 유량비로 상기 희석된 HF와 함께 흘려주는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 2차 세정은 상기 1차 세정 후에 잔존하는 금속 이온을 제거하기 위하여 20:1 ~ 30:1로 희석된 초산을 400 ~ 500ml/min의 유량비로 50 ~ 60초 동안 흘려주는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 웨이퍼 건조는 건조 장비인 SRD에서 자외선 및 이온이 제거된 순수를 사용하여 웨이퍼를 건조시키는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  6. 제 1 항에 있어서,
    상기 웨이퍼가 제공되는 단계 후 상기 1차 세정 전에 화학 기계적 폴리싱 공정에 사용된 화학제를 제거하기 위하여 900 ~ 1000ml/min의 유량비를 이온이 제거된 순수를 흘려주는 헹굼 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 1차 헹굼 과정은 약 1500ml/min의 유량비로 이온이 제거된 순수를 흘려주는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 2차 헹굼 과정은 900 ~ 1000ml/min의 유량비로 이온이 제거된 순수를 흘려주는 것을 특징으로 하는 반도체 소자의 구리 금속 배선 형성 방법.
KR1019980062751A 1998-12-31 1998-12-31 반도체 소자의 구리 금속 배선 형성 방법 KR100558043B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980062751A KR100558043B1 (ko) 1998-12-31 1998-12-31 반도체 소자의 구리 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980062751A KR100558043B1 (ko) 1998-12-31 1998-12-31 반도체 소자의 구리 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20000046075A KR20000046075A (ko) 2000-07-25
KR100558043B1 true KR100558043B1 (ko) 2006-05-03

Family

ID=19569367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980062751A KR100558043B1 (ko) 1998-12-31 1998-12-31 반도체 소자의 구리 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100558043B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467495B1 (ko) * 2002-06-18 2005-01-24 동부전자 주식회사 반도체 소자의 금속 배선 형성 방법
KR101044379B1 (ko) * 2003-12-23 2011-06-27 매그나칩 반도체 유한회사 반도체 소자의 듀얼 다마신 패턴 형성방법
KR100702802B1 (ko) * 2005-12-28 2007-04-03 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100847835B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 화학기계적 연마 공정에서 저유전율 절연막의 이물질 제거방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590235A (ja) * 1991-02-27 1993-04-09 Okmetic Oy 半導体製品の洗浄方法
JPH06140395A (ja) * 1992-10-26 1994-05-20 Sony Corp 半導体装置の製造方法
JPH09249980A (ja) * 1996-03-13 1997-09-22 Sumitomo Metal Ind Ltd 金属材料の湿式エッチング方法
KR980012027A (ko) * 1996-07-29 1998-04-30 김광호 식각 잔재물 제거를 위한 세정액
KR0171953B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 층간절연막 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590235A (ja) * 1991-02-27 1993-04-09 Okmetic Oy 半導体製品の洗浄方法
JPH06140395A (ja) * 1992-10-26 1994-05-20 Sony Corp 半導体装置の製造方法
KR0171953B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 층간절연막 형성방법
JPH09249980A (ja) * 1996-03-13 1997-09-22 Sumitomo Metal Ind Ltd 金属材料の湿式エッチング方法
KR980012027A (ko) * 1996-07-29 1998-04-30 김광호 식각 잔재물 제거를 위한 세정액

Also Published As

Publication number Publication date
KR20000046075A (ko) 2000-07-25

Similar Documents

Publication Publication Date Title
US6383928B1 (en) Post copper CMP clean
US6927198B2 (en) Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
US7235494B2 (en) CMP cleaning composition with microbial inhibitor
JP4221191B2 (ja) Ｃｍｐ後洗浄液組成物
KR20020025806A (ko) 반도체 집적 회로 장치의 제조방법
JP4642079B2 (ja) 半導体装置の製造方法
JP5879269B2 (ja) 堆積後ウエハ洗浄配合物
WO1999046353A1 (en) Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
KR101132303B1 (ko) 반도체 소자의 구리배선 형성방법
KR100729972B1 (ko) 화학적 기계적 연마 후 반도체 웨이퍼를 세정 및 처리하기 위한 방법
KR100558043B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
JP3705724B2 (ja) 半導体装置の製造方法
US6551943B1 (en) Wet clean of organic silicate glass films
JP4963815B2 (ja) 洗浄方法および半導体装置の製造方法
US20070181532A1 (en) Cmp clean process for high performance copper/low-k devices
US20060175297A1 (en) Metallization method for a semiconductor device and post-CMP cleaning solution for the same
US6992007B2 (en) Method of cleaning damascene structure of semiconductor wafer during fabrication of semiconductor device
JP4086567B2 (ja) 半導体装置の製造方法
JP2008004615A (ja) 配線形成方法及び配線形成装置
WO2004061926A1 (ja) 半導体装置の製造方法及び製造装置
TWI309432B (en) Method of eliminating galvanic corrosion in copper cmp
JPWO2003079429A1 (ja) 半導体集積回路装置の製造方法
US8252685B2 (en) Techniques to improve characteristics of processed semiconductor substrates
KR100555493B1 (ko) 반도체기판 세정방법
JP2005294282A (ja) ポストｃｍｐ保管及び洗浄用の界面活性剤

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee