KR20020025806A - 반도체 집적 회로 장치의 제조방법 - Google Patents

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노구찌쥰지
아사까쇼지
고니시노부히로
오하시나오후미
마루야마히로유끼
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

상감법(damascene technique)을 이용하여 형성된 구리 배선의 절연 파괴내성(신뢰성)을 향상시킨다.
CMP 후 세정에 있어서, 알칼리 세정, 수소 어닐링 등에 의한 환원 처리 및 산 세정을 순서대로 실시한다. 또한, 상기 CMP 후 세정 뒤, 캡막용의 절연막(19b)의 형성 전에, 반도체 기판(1)에 대하여 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 실시한다. 이와 같이 하여 저유전율인 절연 재료로 구성되는 층간 절연막에 구리를 주성분으로 하는 매립 배선(23a)을 형성한다.

Description

반도체 집적 회로 장치의 제조방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히 구리를 주도전층으로 하는 매립 배선을 구비하는 반도체 집적 회로 장치의 제조방법에 적용하는데 유효한 기술에 관한 것이다.
반도체 집적 회로 장치 또는 전자 장치 등에 있어서는, 배선 형성 기술로서절연막 상에 예를 들어 알루미늄 또는 텅스텐 등과 같은 도체막을 피착한 후, 이것을 통상의 포토리소그래피 기술 및 드라이 에칭 기술에 의해 패터닝함으로써 배선을 형성하는 기술이 확립되어 있다.
그러나, 상기 배선 형성 기술에 있어서는 상기 반도체 집적 회로 장치 등을 구성하는 소자나 배선의 미세화에 따라 배선 저항의 증대가 현저해져 배선 지연이 생기는 결과, 반도체 집적 회로 장치 등의 성능을 더욱 향상시키는 것에 있어서 한계가 생기고 있다. 그래서 최근에는 예를 들어, 상감(Damascene)라고 불리는 배선 형성 기술이 검토되고 있다. 이 상감법은, 단일 상감(Single-Damascene)법과 이중 상감(Dual-Damascene)법으로 대별할 수 있다.
단일 상감법은 예를 들어, 절연막에 배선 홈을 형성한 후 그 절연막 상 및 배선 홈 내에 배선 형성용의 주도전층을 피착하고 또한 그 주도전층을 예를 들어 화학적 기계적 연마법(CMP; Chemical Mechanical Polishing)에 의해 배선 홈 내에서만 남겨지도록 연마함으로써, 배선 홈 내에 매립 배선을 형성하는 방법이다.
또한, 이중 상감법은 절연막에 배선 홈 및 하층 배선과의 접속을 행하기 위한 구멍을 형성한 후 그 절연막 위, 배선 홈 및 구멍 내에 배선 형성용의 주도전층을 피착하고 또한, 그 주도전층을 CMP 등에 의해서 배선 홈 및 구멍 내에만 남겨지도록 연마함으로써 배선 홈 및 구멍 내에 매립 배선을 형성하는 방법이다.
어느 방법에 있어서도 배선의 주도전층 재료로서는 반도체 집적 회로 장치의 성능을 향상시키는 관점 등에서 예를 들어, 구리 등과 같은 저항이 낮은 재료가 사용된다. 구리는 알루미늄보다도 저항이 낮아서 신뢰성에 있어서의 허용 전류가 2자릿수 이상 크다는 이점이 있어, 동일한 배선 저항을 얻지만 막을 얇게 할 수 있으므로 인접하는 배선간의 용량도 저감할 수 있다.
그러나, 구리는 예를 들어, 알루미늄이나 텅스텐 등과 같은 다른 금속과 비교하여 절연막 사이로 확산되기 쉽다고 알려져 있다. 이 때문에 구리를 배선 재료로서 이용하는 경우, 구리로 이루어지는 주도전층의 표면(아랫면 및 측면), 즉 배선 홈의 내벽면(측면 및 아랫면)에 구리의 확산을 방지하기 위한 얇은 도전성 배리어막을 형성할 필요성이 있다고 알려져 있다. 또한 배선 홈이 형성된 절연막 윗면의 전체 면에, 상기 매립 배선의 윗면을 덮도록, 예를 들어 질화실리콘 막 등으로 이루어지는 캡막을 피착함으로써, 매립 배선 중의 구리가 매립 배선의 윗면에서 절연막 사이로 확산하는 것을 방지하는 기술이 있다.
그런데, 본 발명자 등의 검토 결과에 따르면, 상기 구리를 주도전층으로 하는 매립 배선 기술에 있어서 이하의 과제가 있는 것을 발견하였다.
제1로서, 구리를 배선 재료에 이용한 경우, TDDB(Time Dependence on Dielectric Breakdown) 수명이 다른 금속 재료(예를 들어 알루미늄이나 텅스텐)와 비교하여 현저히 짧다는 문제가 존재한다. 게다가 배선 피치의 미세화가 진행되고, 실효 전계 강도가 증가하는 경향이 있는 것에 더하여, 최근 배선 용량을 저감하는 관점 등에서 산화 실리콘보다도 유전율이 낮은 절연 재료를 배선간의 절연막으로서 사용하는 추세지만, 유전율이 낮은 절연막은 일반적으로 절연 내압도 낮기 때문에 TDDB 수명의 확보가 점점 곤란해지는 상황에 있다.
또한, TDDB 시험이란 배선간의 절연 파괴 강도를 평가하는 가속 시험 방법의 일종이며, 통상 사용 환경보다 높은 소정의 온도에서의 고전계 하에 있어서의 절연 파괴 시간부터 통상 사용 환경에서의 절연 파괴 시간(수명)을 추정하는 시험 방법이다. TDDB 수명은 이 TDDB 시험으로부터 추정되는 수명이다. TDDB 수명에 대해서는 후술한다.
제2로서, 구리를 주도전층으로 하는 매립 배선 상의 캡막으로 질화실리콘 막을 이용하면, 캡막의 형성 시에 구리와 질화실리콘 막과의 계면에 실리사이드 물질이나 산화구리가 형성되어, 그 매립 배선의 저항이 증가하는 문제가 있다. 이 실리사이드물이나 산화구리가 후술하는 바와 같이 구리 확산의 주요한 원인 중의 하나인 것이 본 발명자 등의 실험에 의해서 처음으로 발견되었다.
제3으로서, 매립 배선의 배선층과 그 상층에 형성된 절연막(예를 들어 상기캡막) 사이에 박리가 생기는 문제가 있다.
제4로서, 매립 배선을 형성하기 위한 CMP 처리 후의 세정 처리(이하, CMP 후 세정이라고도 한다)에 의해 배선 저항이 증대하는 문제가 있다. 이 문제는 매립 배선을 도금법에 의해 형성하는 경우에 특히 현저해지는 것이 발견되었다.
또한, 본 발명자 등은 본 발명의 결과에 기초하여 구리를 주도전층으로 하는 매립 배선 및 CMP 후 세정의 관점에서 공지예를 조사하였다. 구리를 주도전층으로 하는 매립 배선 기술에 대해서는 예를 들어 특개평 11-330246호 공보에 기재가 있고, 여기에는 유전체층에 형성된 상호 접속 개구 내에 구리 상호 접속부를 형성한 후 구리 배리어층을 형성하고, 또한 암모니아만을 소스 가스로서 이용한 플라즈마처리를 실시하는 것으로서, 구리 상호 접속부와 구리 배리어층과의 밀착성을 향상시키는 기술이 개시되어 있다. 또한, 예를 들어 특개평 11-16912호 공보에는 접속 구멍의 바닥부로부터 노출된 배선 부분에 형성된 산화층을 환원성의 분위기 중에서 열, 플라즈마 또는 자외선 조사 처리를 실시함으로써 소실시키는 기술이 개시되어 있다.
또한, CMP 후 세정 기술에 대해서는 예를 들어 주식회사 프레스 저널, 평성10년 9월 20일 발행, 「월간반도체월드 1998년 10월호」 p62~p72에 기재가 있다.
본 발명의 목적은 구리를 주도전층으로 하는 배선간의 절연 파괴내성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 목적은 구리를 주도전층으로 하는 배선의 저항의 증대를 방지할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 목적은 구리를 주도전층으로 하는 배선에서 배선과 캡막과의 밀착성을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
본원에 있어서 개시되는 발명 중 대표적인 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명은 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후, 그 제1 절연막 및배선 상에 제2 절연막을 피착하기 전에, 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정 및 상기 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정을 포함하는 것이다.
또한, 본 발명은 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후 그 제1 절연막 및 배선 상에 제2 절연막을 피착하기 전에, 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 열처리를 실시하는 공정, 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정 및 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정을 포함하는 것이다.
또한, 본 발명은 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후 상기 반도체 기판에 대하여 알칼리성 용액을 이용한 세정 처리, 환원성 처리 및 상기 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정, 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정을 포함하는 것이다.
또한, 본 발명은 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후, 상기 반도체 기판에 대하여 알칼리성 용액을 이용한 세정 처리, 환원성 처리 및 상기 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정, 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정, 상기 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정, 상기 제1 절연막 및상기 배선 상에 제2 절연막을 피착하는 공정을 포함하는 것이다.
도 1은 본원의 TDDB 수명 측정에 사용한 시료를 도시하고, (a)는 평면도, (b) 및 (c)는 (a)에 있어서의 B-B'선 단면 및 C-C'선 단면을 각각 도시하는 설명도.
도 2는 측정의 개요를 나타낸 개념도.
도 3은 전류 전압 측정 결과의 일례를 도시한 도면.
도 4는 도전성 배리어막의 배선 홈 또는 접속 구멍 내의 커버리지의 설명도.
도 5의 (a), (b)는 발명자 등이 검토한 기술의 과제를 설명하기 위한 매립 배선의 단면도.
도 6은 발명자 등이 검토한 기술의 과제를 설명하기 위한 매립 배선의 단면도.
도 7은 구리 배선, 알루미늄 배선, 텅스텐 배선의 TDDB 특성을 측정한 데이터를 도시하는 그래프.
도 8은 TDDB 수명을 도시하는 그래프.
도 9는 TDDB 수명을 도시하는 그래프.
도 10의 (a)~(d)는 XPS 데이터를 도시하는 그래프.
도 11의 (a)~(d)는 XPS 데이터를 도시하는 그래프.
도 12의 (a)~(d)는 XPS 데이터를 도시하는 그래프.
도 13의 (a)~(e)는 XPS 데이터를 도시하는 그래프이고, (f)는 조성비를 도시하는 표 도면.
도 14의 (a)~(d)는 질량 분석 결과를 도시하는 그래프.
도 15의 (a)~(d)는 질량 분석 결과를 도시하는 그래프.
도 16은 배선 저항을 도시하는 그래프.
도 17의 (a)는 처리 없음의 경우의 배선 부분을 도시하는 TEM 사진을 트레이스(trace)한 단면도, (b)는 암모니아 플라즈마 처리를 실시한 경우의 배선 부분을 도시하는 TEM 사진을 트레이스한 단면도.
도 18의 (a)~(c)는 비교를 위해 도시한 TEM 사진을 트레이스한 단면도.
도 19의 (a) 및 (b)는 TDDB 열화의 메커니즘을 도시하는 설명도.
도 20의 (a) 및 (b)는 TDDB 향상의 메커니즘을 도시하는 설명도.
도 21은 TDDB 수명을 도시하는 그래프.
도 22는 본 발명의 일 실시형태인 반도체 집적 회로 장치의 제조방법을 도시하는 흐름도.
도 23의 (a)는 본 발명의 일 실시형태인 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 X-X선의 단면도.
도 24의 (a)는 도 23에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 X-X선의 단면도.
도 25는 도 24에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 26은 도 25에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 27은 도 26에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 28은 도 27에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 29는 TDDB 특성의 결과를 도시하는 그래프.
도 30은 배선 저항의 수소 어닐링 의존성을 도시하는 그래프.
도 31은 도 28에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 32는 도 31에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 33은 도 32에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 단면도.
도 34는 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 조합하여 행한 경우의 TDDB 특성을 도시하는 그래프.
도 35는 반도체 집적 회로 장치 일례의 주요부 단면도.
도 36은 본 발명의 일 실시형태에서 이용한 CMP 장치의 전체 구성예의 설명도.
도 37은 도 36의 CMP 장치에서의 연마 처리부의 구성예의 설명도.
도 38은 도 36의 CMP 장치에서의 후 세정 처리부의 구성예의 설명도.
도 39는 도 38의 후 세정 처리부의 브러시의 설명도.
도 40의 (a) 및 (b)는 다른 후 세정 처리 방식의 설명도.
도 41의 (a) 및 (b)는 또 다른 후 세정 처리 방식의 설명도.
도 42의 (a) 및 (b)는 본 발명의 일 실시형태에서 이용한 플라즈마 처리 장치의 전체 구성예의 설명도.
도 43은 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법의 흐름도.
도 44는 본 발명의 다른 실시형태인 반도체 집적 회로 장치의 제조방법의 흐름도.
도 45는 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법의 일부의 흐름도.
도 46은 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법 일부의 흐름도.
도 47은 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법 일부의 흐름도.
도 48은 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법 일부의 흐름도.
도 49는 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법 일부의 흐름도.
도 50은 본 발명의 다른 실시형태인 반도체 집적 회로 장치 제조방법 일부의 흐름도.
도 51은 본 발명의 또 다른 실시형태인 반도체 집적 회로 장치 제조방법 일부의 흐름도.
도 52는 본 발명의 다른 실시형태인 반도체 집적 회로 장치의 제조방법에 이용하는 CMP 장치의 전체 구성의 일례를 도시하는 설명도.
도 53은 매립 배선의 형성에 이용하는 CMP 장치의 일부를 도시하는 설명도.
도 54는 구리로 이루어지는 주도체막의 연마 상태를 도시하는 CMP 장치의 설명도.
도 55는 본 발명의 다른 실시형태에 있어서의 반도체 집적 회로 장치의 제조공정 중에 있어서의 반도체 기판의 주요부 단면도.
도 56의 (a)는 도 55에 계속되는 반도체 집적 회로 장치의 제조방법을 도시하는 반도체 기판의 주요부 평면도, (b)는 (a)의 주요부 단면도.
도 57은 도 56에 계속되는 반도체 집적 회로 장치의 제조공정 중의 반도체 기판의 주요부 단면도.
도 58의 (a)는 도 57에 계속되는 반도체 집적 회로 장치의 제조방법을 도시하는 반도체 기판의 주요부 평면도, (b)는 (a)의 주요부 단면도.
도 59는 도 58에 계속되는 반도체 집적 회로 장치 제조공정 중의 반도체 기판의 주요부 단면도.
도 60의 (a)는 도 59에 계속되는 반도체 집적 회로 장치의 제조방법을 도시하는 반도체 기판의 주요부 평면도, (b)는 (a)의 주요부 단면도.
도 61은 도 52~도 60에서 설명한 반도체 집적 회로 장치의 제조방법을 도시하는 흐름도.
도 62는 TDDB 수명을 도시하는 그래프.
도 63은 TDDB 수명을 도시하는 그래프.
도 64는 본 발명의 다른 실시형태인 반도체 집적 회로 장치의 제조공정 중 에 있어서의 반도체 기판의 주요부 단면도.
도 65의 (a)는 도 64에 계속되는 반도체 집적 회로 장치의 제조방법을 도시하는 반도체 기판의 주요부 평면도, (b)는 (a)의 주요부 단면도.
도 66은 도65에 계속되는 반도체 집적 회로 장치의 제조공정 중의 반도체 기판의 주요부 단면도.
도 67은 각 처리를 행한 때의 구리 배선 중에 포함되는 실리콘 량을 도시하는 그래프.
도 68은 매립 구리 배선의 저항에 있어서의 도전성 배리어 막 두께의 의존성을 도시하는 그래프.
도 69는 TDDB 특성의 도전성 배리어 막 두께 의존성을 도시하는 그래프.
도 70은 도전성 배리어막이 없는 경우 및 두께 10nm 미만인 경우에 있어서의 어닐링 처리 후의 TDDB 특성을 도시하는 그래프.
도 71의 (a) 및 (b)는 본 발명의 다른 실시형태인 반도체 집적 회로 장치의 구리 매립 배선층의 주요부 단면도.
도 72의 (a)는 본 발명의 실시형태인 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 73의 (a)는 도 72에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A 선의 단면도.
도 74의 (a)는 도 73에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 75의 (a)는 도 74에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도,(b)는(a)의 A-A 선의 단면도.
도 76의 (a)는 도 75에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 77의 (a)는 본 발명의 실시형태인 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 78의 (a)는 도 77에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 79의 (a)는 도 78에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 80의 (a)는 도 79에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 81의 (a)는 도 80에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 82의 (a)는 도 81에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 83의 (a)는 도 82에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 84의 (a)는 도 83에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 85의 (a)는 도 84에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 86의 (a)는 도 85에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 87의 (a)는 도 86에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 88의 (a)는 도 87에 계속되는 반도체 집적 회로 장치의 제조공정 중에 있어서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도.
도 89의 (a) 및 (b)는 본 발명의 또 다른 실시형태인 반도체 집적 회로 장치의 구리 매립 배선층의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 홈
3 : 절연막
4 : p형 웰
5 : n형 웰
6 : 게이트 절연막
7 : 게이트 전극
8 : 게이트 캡막
9 : 측벽
10a : n-형 반도체 영역
10b : n+형 반도체 영역
11a : p-형 반도체 영역
11b : p+형 반도체 영역
12 : 실리사이드층
13 : 절연막
14a~14c : 컨택트홀
15 : 플러그
16a, 16b : 절연막
17 : 관통 홀
18 : 플러그
19a, 19b : 절연막
20a : 배선 홈(배선 개구부)
21a : 도전성 배리어막(제1 도체막)
22a : 주도체막(제2 도체막)
23a : 매립 배선
25 : CMP 장치
25a : 코더
25b : 연마 처리부
25c : 연마 처리부
25d : 방식 처리부
25e : 침지처리부
25f : 후 세정 처리부
25f1 : 제1 후 세정 처리부
25f2 : 환원 처리부
25f3 : 제2 세정 처리부
26a : 케이싱
26b : 회전축
26c : 모터
26d : 연마반
26e : 연마 패드
26f : 웨이퍼 캐리어
26f1 : 오목부
26g : 구동축
26h : 슬러리 공급관
26i : 드레서
26j : 구동축
27 : 스크럽 세정 장치
27a : 모터
27b : 스테이지
27c : 브러시
27c1 : 돌기
28 : 디스크 브러시
29 : 펜 브러시
30a : 로드 로크 챔버
30b1 : 처리 챔버
30b2 : 처리 챔버
30c : 카세트 인터페이스
30d : 로봇
30e : 게이트 밸브
30f : 서셉터
30g : 배플판
30h : 지지 부재
30i : 전극
30j : 절연판
30k : 반사 유닛
30m : 램프
30n : 적외선
30p : 석영창
30q : 가스 포트
30r : 진공 매니폴드
31 : CMP 장치
31a : 연마 처리부
31b : 후 세정부
31c1 : 제1 정반
31c2 : 제2 정반
31d : 크린 스테이션
31g : 회전 아암
31e : 로더
31f : 언로더
31h : 로더
31i1 : 제1 세정부
31i2 : 제2 세정부
31j : 스핀 드라이어
31k : 언로더
31n : 구동 기구
31p : 연마 패드
31q : 구동 기구
31r : 웨이퍼 캐리어
31s : 웨이퍼 척
31t : 리테이너 링
31u : 슬러리 공급관
31v : 구동 기구
31w : 드레서
31m : 차광벽
33 : 관통 홀 배선 개구부
34 : 플러그
35 : 관통 홀 배선 개구부
40 : 반사 방지막
41 : 포토레지스트 패턴
42 : 반사 방지막
43 : 포토레지스트 패턴
65, 65a, 65b : 매립 배선
66 : 절연막
67 : 배선 홈
68 : 캡막
M1 : 제1 층 배선
M2 : 제2 층 배선
M3 : 제3 층 배선
M4 : 제4 층 배선
M5 : 제5 층 배선
M6 : 제6 층 배선
M7 : 제7 층 배선
Qp : p 채널형 MISFET
Qn : n 채널형 MISFET
〈발명의 실시형태〉
본원 발명의 실시형태를 설명하는 데 있어서, 본원에 있어서의 용어의 기본적인 의미를 설명하면 다음과 같다.
1. TDDB(Time Dependence on Dielectric Breakdown) 수명이란, 소정의 온도(예를 들어 140℃)의 측정 조건 하에서 전극 사이에 비교적 높은 전압을 가하여 전압 인가로부터 절연 파괴까지의 시간을 인가 전계에 대하여 플롯한 그래프를 작성하고, 이 그래프로부터 실제의 사용 전계 강도(예를 들어 0.2MV/cm)로 외삽하여 구한 시간(수명)을 말한다. 도 1은 본원의 TDDB 수명 측정에 사용한 시료를 나타내며, (a)는 평면도, (b) 및 (c)는 (a)에 있어서의 B-B'선 단면 및 C-C'선 단면을 각각 나타낸다. 이 시료는 실제로 반도체 웨이퍼(이하, 단순히 웨이퍼라 함)의 TEG(Test Equipment Group) 영역에 형성될 수 있다. 도시한 바와 같이, 한 쌍의 빗형 배선 L을 제2 배선층(M2)에 형성하고 최상층의 패드 P1, P2에 각각 접속한다. 이 빗형 배선 L 사이에 전계가 인가되어 전류가 측정된다. 패드 P1, P2는 측정 단자이다. 빗형 배선 L의 배선 폭, 배선 간격, 배선 두께는 모두 0.5㎛ 이다. 또한 배선 대향 길이는 1.5×105㎛으로 하였다. 도 2는 측정의 개요를 나타낸 개념도이다. 시료는 측정 스테이지 S에 보유되고, 패드 P1, P2 사이에 전류 전압 측정기(I/V 측정기)를 접속한다. 시료 스테이지 S는 히터 H에서 가열되어 시료 온도가 140℃로 조정된다. 도 3은 전류 전압 측정 결과의 일례이다. 시료 온도 140℃, 전계 강도 5MV/cm의 경우를 예시하였다. TDDB 수명 측정에는 정전압 스트레스법과 저전류 스트레스법이 있지만, 본원으로서는 절연막에 인가되는 평균 전계가 일정해지는 정전압 스트레스법을 이용하고 있다. 전압 인가 후, 시간의 경과와 동시에 전류 밀도는 감소하고 그 후 급격한 전류 증가(절연 파괴)가 관측된다. 여기서는 누설 전류 밀도가 1㎂/cm2에 달한 시간을 TDDB 수명(5MV/cm 에서의 TDDB 수명)으로 하였다. 또, 본원에 있어서 TDDB 수명은 특히 언급하지 않는 한 0.2MV/cm 에서의 파괴 시간(수명)을 말하지만, 광의로는 소정의 전계 강도를 언급한 뒤에 파괴까지의 시간으로서 TDDB 수명의 단어를 이용하는 경우도 있다. 또한 특히 언급하지 않는 한, TDDB 수명은 시료 온도 140℃의 경우를 말한다. 또, TDDB 수명은 상기한 빗형 배선 L에서 측정한 경우를 말하지만, 실제 배선간의 파괴 수명을 반영하는 것은 물론이다.
2. 플라즈마 처리란, 플라즈마 상태에 있는 환경에 기판 표면, 혹은 기판 상에 절연막, 금속막 등의 부재가 형성되어 있는 경우 그 부재 표면을 노출시키고 플라즈마의 화학적, 기계적(충격) 작용을 표면에 제공하여 처리하는 것을 말한다. 일반적으로 플라즈마는 특정한 가스(처리 가스)로 치환한 반응실 내에 필요에 따라서 처리 가스를 보충하면서, 고주파 전계 등의 작용에 의해 가스를 전리시켜 생성하지만, 현실적으로 처리 가스로 완전히 치환하는 것은 불가능하다. 따라서, 본원에서는 예를 들어 암모니아 플라즈마로 칭해도 완전한 암모니아 플라즈마를 의도하는 것은 아니고, 그 플라즈마 내에 포함되는 불순물 가스(질소, 산소, 이산화탄소, 수증기 등)의 존재를 배제하는 것은 아니다. 마찬가지로, 언급할 필요도 없다 할 것이지만, 플라즈마 중에 다른 희석 가스나 첨가 가스를 포함하는 것을 배제하는 것은 아니다.
환원성 분위기의 플라즈마란 환원 작용, 즉, 산소를 방출하는 작용을 가지는 래디컬, 이온, 원자, 분자 등의 반응종이 지배적으로 존재하는 플라즈마 환경을 말하며, 래디컬, 이온에는 원자 혹은 분자형의 래디컬 혹은 이온이 포함된다. 또한, 환경 내에는 단일의 반응종뿐만 아니라, 복수종의 반응종이 포함되어 있더라도 좋다. 예를 들어 수소 래디컬과 NH2래디컬이 동시에 존재하는 환경이라도 좋다.
3. 본원에서 예를 들어 구리로 이루어진다고 표현한 경우, 주성분으로서 구리가 이용되고 있는 것을 의도한다. 즉, 일반적으로 고순도인 구리이더라도 불순물이 포함되는 것은 당연하고, 첨가물이나 불순물도 구리로 이루어지는 부재에 포함되는 것을 배제하는 것은 아니다. 본원에 있어서 고순도의 구리로 이루어진 것으로 표현한 경우에는, 일반적인 고순도 재료(예를 들어 4N(99.99%)) 정도 또는 그 이상의 순도의 구리로 구성되는 것을 의도하고, 0.01% 정도의 임의의 불순물이 포함되는 것을 전제로 한다. 이것은 구리에 한하지 않고, 그 밖의 금속(질화 티탄 등)이라도 마찬가지다.
4. 본원에서 가스의 농도라고 하는 경우에는 질량 유량에 있어서의 유량비를 말하는 것으로 한다. 즉, 가스 A와 가스 B와의 혼합 가스에 있어서 가스 A의 농도가 5%라고 한 때에는, 가스 A의 질량 유량을 Fa, 가스 B의 질량 유량을 Fb로 둘 때, Fa/(Fa+ Fb)= 0.05인 것을 말한다.
5. 화학기계 연마(CMP; Chemical Mechanical Polish)란, 일반적으로 피 연마면을 상대적으로 부드러운 천모양의 시트 재료 등으로 이루어지는 연마 패드에 접촉시킨 상태에서 슬러리(slurry)를 공급하면서 면 방향으로 상대 이동시켜 연마를 행하는 것을 말하며, 본원에 있어서는 그 외에도 피 연마면을 경질의 지석면(surface of a hard grindstone)에 대하여 상대 이동시킴으로써 연마를 행하는 CML(ChemicaI Mechanical Lapping), 그 밖의 고정 지립(fixed grits)을 사용하는 것, 및 지립을 사용하지 않은 지립-프리(grit-free) CMP 등도 포함하는 것으로 한다.
6. 지립-프리 화학기계 연마는 일반적으로 지립의 중량 농도가 0.5% 중량 미만의 슬러리를 이용한 화학기계 연마를 말하며, 유지립 화학기계 연마란, 지립의 중량 농도가 0.5% 중량보다 높은 농도의 슬러리를 이용한 화학기계 연마를 말한다. 그러나 이들은 상대적인 것이며 제1 스텝의 연마가 지립-프리 화학기계 연마이고, 계속하여 제2 스텝의 연마가 유지립 화학기계 연마인 경우, 제1 스텝의 연마 농도가 제2 스텝의 연마 농도보다 1자릿수 이상, 바람직하게는 2자릿수 이상 작은 경우 등에는 이 제1 스텝의 연마를 지립-프리 화학기계 연마라고 하는 경우도 있다. 본 명세서 중에 있어서 지립-프리 화학기계 연마라고 할 때는, 대상으로 하는 금속막의 단위 평탄화 프로세스 전체를 지립-프리 화학기계 연마로 행하는 경우 외에도, 주요 프로세스를 지립-프리 화학기계 연마로 행하고 부차적인 프로세스를 유지립화학기계 연마로 행하는 경우도 포함하는 것으로 한다.
7. 연마액(슬러리)란, 일반적으로 화학 에칭약제에 연마 지립(polish grits)을 혼합한 현탁액을 말하며, 본원에 있어서는 발명의 성질상, 연마지립이 혼합되어 있지 않은 것을 포함하는 것으로 한다.
8. 지립(슬러리 입자)란, 일반적으로 슬러리에 포함되는 알루미나(alumina), 실리카(silica) 등의 분말을 말한다.
9. 방식제란, 금속의 표면에 내식성, 소수성 혹은 그 양방의 성질을 구비하는 보호막을 형성함으로써, CMP에 의한 연마의 진행을 저지 또는 억제하는 약제를 말하며, 일반적으로 벤조트리아졸(BTA) 등이 사용된다(자세히는 특개평8-64594호 공보 참조).
10. 도전성 배리어막이란, 일반적으로 구리가 층간 절연막 안이나 하층으로 확산되는 것을 방지하기 위해서, 매립 배선의 측면 또는 저면에 비교적 얇게 형성되는 확산 배리어성의 도전막이며, 일반적으로 질화 티탄(TiN), 탄탈륨(Ta), 질화 탄탈륨(TaN) 등과 같은 고융점 금속 또는 그 질화물 등이 사용된다.
11. 매립 배선 또는 매립 메탈 배선이란, 일반적으로 단일 상감(single damascene)이나 이중 상감(dual damascene)등과 같이 절연막에 형성된 홈이나 구멍 등의 내부에 도전막을 매립한 후 절연막 상의 불필요한 도전막을 제거하는 배선 형성 기술에 의해 패터닝된 배선을 말한다. 또한, 일반적으로 단일 상감이란, 플러그 메탈과 배선용 메탈의 2 단계로 나누어 매립하는 매립 배선 프로세스를 말한다. 마찬가지로 이중 상감이란, 일반적으로 플러그 메탈과 배선용 메탈을 한번에 매립하는 매립 배선 프로세스를 말한다. 일반적으로 구리 매립 배선이 다층 구성으로 사용되는 것이 많다.
12. 선택적 제거, 선택적 연마, 선택적 에칭, 선택적 화학기계 연마라는 것은 모두 선택비가 5 이상인 것을 말한다.
13. 선택비에 대하여, 「A의 B 에 대한」(또는「B 에 대한 A의」) 선택비가 X라는 것은, 연마 레이트(polish rate)를 예로 든다면 B에 대한 연마 레이트를 기준으로 하여 A에 대한 연마레이트를 계산했을 때에 X가 되는 것을 말한다.
14. 본원에 있어서 반도체 집적 회로 장치라는 것은, 특히 단결정 실리콘 기판 상에 만들어지는 것뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고 SOI(Silicon 0n Insulator) 기판이나 TFT(Thin Film Transistor) 액정 제조용 기판 등의 다른 기판 상에 만들어지는 것을 포함하는 것으로 한다. 또한, 웨이퍼란 반도체 집적 회로 장치의 제조에 이용하는 단결정 실리콘 기판(일반적으로 거의 원반형), SOS(Silicon On Sapphire) 기판, 유리 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등이나 이들을 복합한 기판을 말한다.
15. 웨이퍼(반도체 집적 회로 기판 또는 반도체 기판)란, 반도체 집적 회로의 제조에 이용하는 실리콘, 그 외의 반도체 단결정 기판(일반적으로 거의 평면 원 형상), 사파이어 기판, 유리 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판을 말한다. 또, 기판 표면의 일부 또는 전부, 혹은 게이트 전극의 전부 또는 일부를 다른 반도체, 예를 들어 SiGe 등으로 형성해도 좋다.
16. 반도체 집적 회로 칩(반도체 집적 회로 기판) 또는 반도체 칩(반도체 기판)이란, 웨이퍼 공정이 완료된 웨이퍼를 단위 회로군으로 분할한 것을 말한다.
17. 실리콘나이트라이드, 질화규소 또는 질화실리콘 막이라는 것은 Si3N4뿐만 아니라 실리콘의 질화물로서 유사 조성의 절연막을 포함하는 것으로 한다.
18. 캡막은 매립 배선의 상측의 전기적 접속부 이외에 형성되는 절연성 및 확산 배리어성이 높은 절연막으로, 일반적으로 층간 절연막의 주요부는 다른 재료, 예를 들어 질화실리콘 막으로 형성된다.
19. 웨이퍼 프로세스란, 전 공정(first-half process)이라고도 불리고, 경면 연마 웨이퍼(미러 웨이퍼)의 상태에서 출발하여 소자 및 배선 형성공정을 거쳐 표면 보호막을 형성하며, 최종적으로 프로브(probe)에 의해 전기적 시험을 행할 수 있는 상태로 되기까지의 공정을 말한다.
20. 롱쓰로우 스퍼터링(Long Throw Sputtering)법이란, 보텀 커버리지(bottom coverage) 향상의 한 방법이며, 스퍼터링 입자의 수직 성분만을 기판에 도달시키기 위해 타깃과 기판 사이의 거리를 분리하여 저압으로 안정 방전시키는 스퍼터링법을 말한다.
21. 콜리메이트 스퍼터링(collimate sputtering)법은, 어스펙트비(aspect ratio)가 큰 배선 홈, 컨택트홀 또는 관통 홀(through-hole) 등과 같은 배선 개구부에 막을 형성할 때, 바닥부까지 충분한 막 두께가 얻어지도록 타깃과 기판 사이에 격자형의 판을 삽입하여 강제적으로 수직 성분을 높이는 기구를 구비하는 스퍼터링법을 말한다.
22. 도전성 배리어막의 배선 개구부(배선 홈, 컨택트홀 또는 관통 홀 등) 내에 놓을 수 있는 커버리지는 사이드 커버리지와 보텀 커버리지를 갖고 있다. 도 4는 절연막(60)의 윗면 및 그 절연막(60)에 형성된 배선 홈(61) 내에, 배리어막(62)을 스퍼터링법으로 피착한 상태를 모식적으로 도시하고 있다. 배리어막의 피착 막(depo-film) 두께라는 것은, 일반적으로 절연막(60) 윗면 상의 배리어막(62)의 막 두께 D1를 말한다. 사이드 커버리지는 배선 홈(61) 내의 측벽부(측면과 저면과의 교차부에서의 각부도 포함한다)에 있어서의 배리어막(62)의 피복성을 말하며, 그 부분에서의 막 두께 D2가 가장 얇게 된다. 또한, 보텀 커버리지는 배선 홈(61) 내의 저면에 있어서의 배리어막(62)의 피복성을 말하며, 그 부분에서의 막 두께 D3은 상기 피착 막 두께의 다음으로 두껍게 된다. 예를 들어 본 발명자 등의 실험 결과에 따르면, 어스펙트비가 1인 배선 홈 내에 배리어막을 지향성을 특히 고려하지 않은 통상의 스퍼터링법으로 피착한 경우에 있어서는 배리어막의 피착 막 두께가 100nm이고 사이드 커버리지가 30nm 정도, 보텀 커버리지가 50nm 정도였다. 또, 배리어막을 롱쓰로우 스퍼터링법에 의해 피착한 경우에 있어서는 배리어막의 피착 막 두께가 100nm이고 사이드 커버리지가 20nm 정도, 보텀 커버리지가 90 nm정도였다.
23. 저유전율인 절연막, 절연 재료란, 패시베이션(passivation)막으로서 형성되는 보호막에 포함되는 산화 실리콘 막(예를 들어 TEOS(Tetraethoxysilane) 산화막)의 유전율보다 낮은 유전율을 갖는 절연막으로 정의할 수 있다. 일반적으로는 TEOS 산화막의 유전율 ε=4.1~4.2 정도 이하를 저유전율인 절연막이라고 한다.
이하의 실시형태에 있어서 편의상 그럴 필요가 있을 때는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고 이들은 상호 무관계한 것이 아니며 한쪽이 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계가 있다.
또한, 이하의 실시형태에 있어서 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우에는 특히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고 그 특정한 수에 한정되는 것이 아니며 특정한 수 이상 또는 이하에서도 좋다.
또한, 이하의 실시형태에 있어서 그 구성 요소(요소 스텝 등도 포함한다)는 특히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시형태에 있어서 구성 요소 등의 형상, 위치 관계 등을 언급할 때에는 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시형태를 설명하기 위한 전체 도면에 있어 동일한 기능을 포함하는 것은 동일한 부호를 붙여 그 반복 설명은 생략한다.
또한, 본 실시의 형태에 있어서 전계 효과 트랜지스터를 대표하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 단순히 MIS로 약칭하고, p 채널형의 MISFET를 pMIS로, n 채널형의 MISFET를 nMIS로 약칭한다.
(실시형태 1)
우선, 본 발명자 등이 검토한 CMP 후(post-CMP) 세정 기술의 과제와 그 해결 수단에 대하여 설명한다.
본 발명자 등이 검토한 CMP 후 세정 기술은, CMP 처리 후의 반도체 기판에 대하여 알칼리 세정 및 산(acid) 세정을 순서대로 실시하는 것을 말한다. 알칼리 세정은 CMP 처리 시의 슬러리 등의 이물을 제거하는 목적을 갖고 있다. 알칼리 세정에서는 예를 들어 암모니아(NH4OH) 등을 포함하는 세정액을 이용하였다. 또한, 산 세정은 TDDB 특성 향상이나 잔류 금속 제거의 목적을 갖고 있다. 산 세정에서는 예를 들어 불산(HF) 등을 포함하는 세정액을 이용하였다.
도 5의 (a), (b)는 배선 치수가 다른 매립 배선에 대하여 상기 세정 처리를 실시한 경우의 매립 배선(65a, 65b)의 단면도의 일례를 도시하고 있다. 매립 배선(65a, 65b)은 절연막(66)에 형성된 배선 홈(67) 내에 매립된 상태로 형성되어 있고, 모두 구리(Cu)를 주성분으로 하는 도체막을 주도체막으로 하여 구성되어 있다.
도 5에 도시한 바와 같이, 본 발명자등의 실험 결과에 따르면 상기 세정 처리, 특히 산 세정에 있어서 구리의 에칭 작용이 크며, 도 5의 (a)에 예시하는 매립 배선(65a)의 치수로서 거의 무시할 수 있던 배선 제거가, 도 5의 (b)에 예시하는 매립 배선(65b)의 치수와 같이 미세화 됨에 따라 특히 고립 매립 배선 패턴에 있어서 배선 저항의 증가, 변동이나 단차부의 발생 등의 문제가 발견되었다.
또한, 상기 CMP 후 세정에서는 도 6에 도시한 바와 같이, 밀한 매립 배선(65)군의 엣지부에서 부식과 같은 외관불량(이하, 에치 부식) EC가 발견되었다. 이것은 성긴 매립 배선 또는 고립 매립 배선에서도 생긴다. 또한, 본 발명자등의 검토 결과에 따르면, 상기한 여러 가지의 문제는 특히 매립 배선이 도금법에 의해서 형성되는 경우에 특히 현저해지는 것이 발견되었다. 상기 에치 부식이 생기는 이유는 도금법으로 형성된 매립 배선이 스퍼터링법으로 형성된 매립 배선과 비교하여 부식하여 쉬운 것 외에도 밀한 매립 배선의 엣지부, 성긴 매립 배선 또는 고립 매립 배선에 있어서 CMP 처리 시에 패드의 마찰이 집중되어, 취약한 산화막(CuO)의 형성을 촉진하거나 CMP 후 세정 시에 이용하는 약액의 비선형 확산에 의해 상기 매립 배선의 용해가 진행하기 때문이라고 생각된다. 에치 부식의 발생은 배선 저항의 증가나 변동을 초래한다.
그래서 본 실시의 형태에서는 CMP 후, CMP 후 세정 전에, 또는 알칼리 세정 후, 산 세정 전에 환원 처리를 행한다. 이것에 따르면 CMP에 의해 산화된 구리 표면을 환원할 수 있기 때문에 세정액에 대한 구리 배선 전체의 내성을 향상시킬 수 있다. 이 때문에 상기 구리 배선 상부의 단차의 발생이나 상기 에치 부식을 억제 또는 방지할 수 있다. 따라서 구리를 주성분으로 하는 매립 배선의 배선 저항의 증가나 변동을 억제 또는 방지하는 것이 가능해진다.
다음으로, TDDB 수명의 열화의 과제와 그 해결 수단에 대하여 설명한다.
상기한 바와 같이, 구리를 배선 재료에 이용한 경우에는 TDDB 수명이 다른 금속 재료(예를 들어 알루미늄, 텅스텐)보다도 현저히 짧아지는 것이 일반적으로알려져 있다. 도 7은 구리 배선, 알루미늄 배선, 텅스텐 배선의 TDDB 특성을 측정한 데이터를 나타내는 그래프이다. 종축에 TDDB 수명을, 횡축에 전계 강도를 할당하고 있다. 알루미늄 배선의 특성(데이터 A) 및 텅스텐 배선의 특성(데이터 B)을 외삽하면, 전계 강도가 0.2MV/cm(통상 사용 상태)에 있어서의 TDDB 수명은 본 발명자등의 개발 목표인 3×108초(10 년)을 훨씬 넘는다. 한편, 구리 배선의 특성(데이터 C)을 외삽하면, 10년의 개발 목표에 대해 거의 여유가 없는 상태인 것을 알 수 있다.
이 시험에 있어서, 알루미늄 배선은 피막의 피착과 포토리소그래피를 이용한 패터닝에 의해 형성되고 있지만, 텅스텐 배선은 구리 배선과 마찬가지로 상감법을 이용하여 형성되고 있다. 즉, 구리 배선과 텅스텐 배선의 차이점은 재료뿐이고, 구조상의 상위는 없다. 그럼에도 불구하고 TDDB 특성의 현저한 차이점이 있는 것은 배선 재료의 상위에 기인하는 것으로 시사된다. 또, 여기서의 TDDB 특성은 140℃에서의 온도 하에서 행한 데이터를 도시하고 있다.
이러한 TDDB 수명의 열화 원인은 배선 재료에 적용된 구리가 주변으로 확산되고, 이것이 배선 간의 절연 내압을 저하시키는 것으로 일반적으로 생각되고 있다. 그러나 본 발명자 등이 구리의 확산 현상에 대하여 새롭게 실험을 행하여 검토한 결과, 다음과 같은 구리의 확산 현상에 대한 메커니즘을 처음으로 발견하였다.
즉, 배선 중의 구리는 원자 상태의 구리보다는, 산화구리 혹은 구리 실리사이드로부터 공급되는 이온화 구리가 배선간의 전위로 드리프트하여 확산되는 요인이 지배적이다. 또한, 구리의 확산 경로는 구리 배선이 형성된 절연막과 캡막과의 계면이 지배적이다. 즉, 구리 배선의 표면에 산화구리 혹은 구리 실리사이드가 형성되고 이들 구리의 화합물로부터 구리 이온이 형성되어 이온화된 구리가 배선 형성용 절연막과 캡막과의 계면을 따라서 배선 간 전계에 의해 드리프트되어 확산됨으로써, 이 확산한 구리 원자가 누설 전류를 증가시키는 원인이 된다. 그리고 그 누설 전류의 증가는 열 스트레스를 증가시키고 최종적으로 누설 패스(leak path)에 절연 파괴가 생겨 TDDB 수명에 이른다. 그래서 본 발명자 등은 CMP에서 매립 배선을 형성한 후, 캡막을 형성하기 전에, 반도체 기판에 대하여 암모니아(NH3) 플라즈마 처리 등과 같은 환원 처리를 실시함으로써, TDDB 수명을 대폭 개선시킬 수 있었다. 이것에 대해서는 본원 발명자 등에 의한 특원평11-226876호 또는 특허출원2000-104015호에 기재가 있다. 또, 이 특원평11-226876호 또는 특허출원 2000-104015호로 얻어진 결과에 대하여 설명하면 다음과 같다.
도 8은 제2층 배선과 같은 층에 형성된 TEG 샘플의 TDDB 수명을 나타내는 그래프이고, 해당 암모니아 플라즈마 처리를 행한 경우의 데이터를 라인 A에 나타낸다. 비교를 위해 암모니아 플라즈마 처리를 하지 않은 경우의 TDDB 수명 데이터(라인 Ref)도 나타낸다. 도면으로부터 분명히 드러나는 바와 같이, 해당 암모니아 플라즈마 처리를 행한 경우 비교 데이터와 비교하여 약 6자릿수의 수명 향상을 볼 수 있다.
도 9는 매립 배선용의 배선 홈을 형성한 산화 실리콘 막을 그것보다 큰 밀도, 큰 경도를 가진 질화실리콘 막으로 치환한 경우의 데이터(라인 B)를 나타낸다. 절연막을 질화실리콘으로 치환한 경우에서도 암모니아 플라즈마 처리를 실시하지 않으면 절연막을 산화실리콘 막으로 한 경우와 아무런 다른 점은 없다(라인 Ref). 한편, 질화실리콘 막을 절연막에 적용하고 암모니아 플라즈마 처리를 실시하면, TDDB 수명이 더욱 향상된다. 그러나 그 향상의 비율이 낮아 암모니아 플라즈마 처리를 행하는 것에 의한 요인 쪽이 지배적인 것을 알 수 있다. 이것은 TDDB 수명을 지배하는 요인은 절연막의 벌크보다는 그 계면이 지배적인 것을 도시하고 있다.
여기서 본 발명자등은 암모니아 플라즈마 처리에 의해 TDDB 수명이 향상되는 메커니즘을 해석하기위해서 구리와 산화 실리콘 막의 표면분석을 하였다. 이하에 해석의 결과 등을 설명한다.
도 10~도 12는 구리 배선 표면의 XPS(X-ray Photo-electron Spectroscopy) 분석의 결과를 나타낸 그래프이다. 각 도의 (a), (c)는 Cu2p의 분광 결과를 나타내며, (b), (d)는 N1s의 분광 결과를 나타낸다.
도 10의 (a), (b)는 피착 직후(as-depo) 상태의 구리 막 표면을 분석한 결과이다. Cu2p의 피크가 관찰되고 N1s의 피크가 노이즈 레벨인 것으로부터, 피착 직후 상태의 구리 막에 질소는 존재하지 않는 것을 알 수 있다. 도 10의 (c), (d)는, 구리 막에 CMP만을 실시한 직후의 구리 배선 표면을 분석한 결과이다. Cu2p의 피크와 동시에 N1s의 피크가 관찰된다. 슬러리에는 벤조트리아졸(BTA)이 포함되는 경우가 있기 때문에, 구리 표면에 잔류한 BTA 내의 질소를 관찰하고 있는 것으로추찰할 수 있다. 도 11의 (a), (b)는 CMP 뒤에 후 세정까지 행한 상태의 구리 배선 표면을 분석한 결과이다. Cu2p 피크에 변화는 보이지 않지만 N1s 피크가 저하하고 있다. 세정에 의해 BTA가 제거된 것이라고 생각된다. 도 11의 (c), (d)는 후 세정 후, 대기 분위기에 24 시간 방치한 상태의 구리 배선 표면을 분석한 결과이다. Cu2p의 피크와 동시에 산화구리(CuO)의 피크가 관찰된다. N1s 피크에는 방치에 의한 변화는 보이지 않는다. 방치에 의해 구리 표면이 산화되므로 산화구리가 생성되고 있는 것을 알 수 있다.
이와 같이 산화된 구리 배선에 암모니아 플라즈마 처리를 실시한 상태의 구리 배선 표면을 분석한 결과가 도 12의 (a), (b)이다. 산화구리의 피크는 거의 소실되고 있다. 한편, N1s 피크는 강하게 생기고 있다. 구리 표면이 환원되어 산소가 방출되고 있음과 동시에 표면이 질화되어 있다고 생각된다. 비교를 위해, 산화된 구리 배선에 350℃의 수소 열처리를 실시한 상태의 구리 배선 표면을 분석하였다. 결과는 도 12의 (c), (d)이다. Cu2p 피크에 대해 도 12의 (c)와 도 12의 (a)를 비교하면, 피착 직후 상태(도 10의 (a))에 보다 가까운 것일수록 수소 열처리 쪽의 환원성이 강하다고 생각된다. 한편, N1s 피크는 거의 관찰되지 않기 때문에, 수소 열처리에서 구리 표면이 환원될 뿐이다.
이상의 결과로부터 암모니아 플라즈마 처리에 의해 구리 배선의 표면은 환원됨과 함께 질화층이 형성되는 것을 알 수 있다. 이 질화층은 암모니아 플라즈마 처리 후 질화실리콘 막을 피착할 때의 원료 가스에 포함되는 실란(silane)과 구리와의 반응을 방지하여 구리 실리사이드의 형성을 억제하는 기능을 갖고 있다고 생각된다. 실리사이드 형성의 방지는 배선 저항의 증가를 억제하는 효과가 있다.
도 13은 산화 실리콘 막 표면의 XPS 분석을 한 결과를 나타내는 그래프이고, 도 14 및 도 15는 산화 실리콘 막의 질량 분석(TDS-APIMS)을 행한 결과를 나타내는 그래프이다. 산화 실리콘 막의 분석에 있어서는 CMP 후 세정까지 행한 상태(프로파일 C), CMP 후 세정 후에 수소 플라즈마 처리를 행한 상태(프로파일 D), CMP 후 세정 후에 암모니아 플라즈마 처리를 행한 상태(프로파일 E), CMP 후 세정 후에 질소 플라즈마 처리를 행한 상태(프로파일 F)에 대하여 분석하였다. 또, 프로파일 C의 1eV 정도의 고에너지 방향으로 어긋남은 전하-업(charge-up)의 영향에 의한 것이다.
도 13의 (a), (b)는 함께 Si2p 스펙트럼을 관찰한 데이터이고, (a)는 10nm 정도의 깊이를, (b)는 2 nm 정도의 깊이를 분석한 것이다. 도 13의 (c), (d), (e)는 각각 N1s, O1s, C1s 스펙트럼을 관찰한 데이터이다. 도 13의 (b)로부터, 수소 플라즈마 처리(프로파일 D)의 저에너지 측(102eV 부근)에 넓은 피크가 보인다. 이것은 Si-H 결합이 존재하는 것으로 생각되며, 수소 플라즈마 처리에 의해 산화 실리콘 막 표면에 Si-H가 형성된 것으로 추찰된다. 도 13의 (a)로부터 암모니아 플라즈마 처리(프로파일 E)와 질소 플라즈마 처리(프로파일 F)의 105eV의 피크가 저에너지 측으로 넓어진 비대칭인 피크로 되어 있다. 비대칭 부분의 피크(103.5eV)는 Si-O-N 결합이라고 생각된다. 암모니아 플라즈마 처리 및 질소 플라즈마 처리에 의해 산화 실리콘 막의 표면이 질화되어 있는 것으로 추찰된다. 또한, 도 13의 (a)와 (b)와의 비교로부터 질화는 표면에서보다 강하게 되어 있다고 생각된다. 암모니아 플라즈마 처리 및 질소 플라즈마 처리에 의한 질화는 도 13의 (c)에서도 확인할 수 있다. 도 13의 (e)에서, 수소 플라즈마 처리(프로파일 D)에서는 탄소는 거의 검출되지 않는다. 수소 플라즈마 처리에 의해 표면의 유기물이 제거되어 있는 것을 알 수 있다. 또한, CMP 후(프로파일 C)의 289eV의 피크는 C-O 결합이라고 생각된다. CMP 후에서는 슬러리가 잔류하고 있다고 생각된다. 도 13의 (f)는 Si 피크와 N 피크로부터 그들의 존재비를 구하여 N 량을 추정한 값을 나타낸다. 암모니아 플라즈마 처리와 질소 플라즈마 처리에서는 거의 동등한 질화가 이루어져 있는 것이라고 생각된다.
도 14의 (a), (b), (c), (d)는 각각 질량수 41(Ar-H), 질량수 27(C2 H3),질량수 57(C4 H9), 질량수 59(C3 H7 O)를 측정한 그래프이다. 또한, 도 15의 (a), (b), (c), (d)는 각각 질량수 28(Si, C2 H4), 질량수 44(SiO, C3 H6), 질량수 29(SiH, C2 H5), 질량수 31(SiH3)을 측정한 그래프이다.
도 14의 (a)로부터 플라즈마 처리에 의한 수소 이탈량의 차이점은 거의 없지만, 수소 플라즈마 처리(프로파일 D)의 이탈 온도가 다른 경우(560℃)와 비교하여 520℃로 낮은 것을 알 수 있다. 도 14의 (a), (b), (c)로부터 각 프로세스에서도 유기물의 이탈이 보인다.
한편, 도 15의 (a)~(d)로부터 유기물의 이탈 이외의 피크의 존재가 보인다. 즉, 300~400℃의 피크는 각각, Si, SiO, SiH, SiH3이라고 생각된다. 각 도면을 비교하면, 수소, 암모니아, 질소의 각 플라즈마 처리에서 SiO의 이탈이 보이지만, 암모니아 플라즈마 처리에서는 SiH, SiH3의 이탈은 거의 관찰되지 않는다. 즉, 암모니아 플라즈마 처리에서는 Si-O-N이 형성되어 비교적 낮은 에너지로 용이하게 이탈한다. 또한, 이탈에 필요한 에너지는 질소 플라즈마 처리의 경우가 가장 높게, 수소 플라즈마 처리와 암모니아 플라즈마 처리에서는 거의 동일하다고 말할 수 있다.
이들의 결과로부터, 산화 실리콘 막 표면의 댕글링 결합(dangling bond)의 원인이 되는 Si-OH나 Si-O-는 암모니아 플라즈마 처리에 의해 약한 결합의 Si-O-N에서 종단되는 것으로 생각된다. 암모니아 플라즈마 처리 뒤의 질화실리콘 막의 형성에 있어, 극히 표면의 Si-O-N이 이탈하여 벌크의 Si-O 결합과 질화실리콘 막의 Si-N이 견고하게 결합함으로써 연속적인 계면을 형성한다. 이것이 계면의 밀착성을 향상하는 메커니즘이라고 생각된다. 한편, 암모니아 플라즈마 처리를 행하지 않은 경우에는, 애당초 Si-OH 결합이 많은 산화 실리콘 막의 표면과 질화실리콘 막의 원료 가스인 암모니아가 축합 반응하여 댕글링 결합의 원인인 Si-0- 결합이 다수 발생하고 있다고 생각된다. 산화 실리콘 막과 질화실리콘 막과의 계면에 다수의 댕글링 결합이 존재하면, 거기에 누설 패스가 형성되어 배선간의 누설 전류, 나아가서는 절연 파괴의 원인이 된다고 생각된다.
이상의 분석 결과로부터, 암모니아 플라즈마 처리에 의해 산화된 구리 배선의 표면은 환원되어 Cu 단원소로 변환되고 이온화된 구리보다도 전기적으로 안정인 상태가 되며 또한, 산화 실리콘 막/ 질화실리콘 막 계면은 연속적인 견고한 막이 되기 때문에 누설 전류가 감소하고 TDDB 수명도 대폭 향상된다고 생각된다.
본 발명자등은 암모니아 플라즈마 처리를 행한 경우와 행하지 않은 경우에 대해, 배선층과 질화실리콘 막(캡막)의 계면 TEM 사진을 촬영하였다. 그 결과 암모니아 플라즈마 처리를 행한 본 실시의 형태의 경우에는, 그 계면에 얇은 피막의 존재를 확인할 수 있었다. 그 얇은 피막은 상기한 질화층이라고 생각된다. 한편, 암모니아 플라즈마 처리를 행하지 않은 경우에는, 그와 같은 피막은 확인할 수 없다.
또한, 본 실시의 형태에서는 Cu 배선의 저항을 저감할 수 있다. 도 16은 각종의 처리를 행한 경우의 배선 저항의 측정 결과이다. 처리 없음(플라즈마 처리 없음)과 암모니아 플라즈마 처리를 한 경우에서는, 다른 경우(수소 플라즈마 처리, 수소 어닐링, 질소 플라즈마 처리)와 비교하여 상당히 낮은 값으로 되어있다. 도 17 및 도 18은 이들 각 처리를 실시한 경우의 Cu 배선과 캡막(질화실리콘 막)의 계면을 관찰한 TEM 사진의 트레이스(trace) 도면이다.
처리 없음과 암모니아 플라즈마 처리의 경우(도 17)에서는 계면에 특이한 것은 보이지 않지만, 수소 어닐링, 질소 플라즈마 처리의 경우(도 18)에서는 계면에 구리의 실리사이드(CuSi)층이 형성되어 있다. 이 실리사이드층이 저항 증가의 원인이라고 생각된다. 이러한 실리사이드층은 질화실리콘 막(캡막)을 형성할 때의 실란 가스와의 반응으로 형성되지만, 암모니아 플라즈마 처리를 행하고 있는 경우에는 구리 표면에 극히 얇은 질화막이 형성되어 있고, 이 질화막이 실리사이드화의 블로킹(blocking) 층으로서 기능하고 있다고 생각된다. 한편, 수소 어닐링 등 단순히 구리 표면을 환원하는 것만으로는 활성인 구리 표면이 노출되어 실리콘과의 반응이 촉진되기 때문에, 실리사이드층이 생성되기 쉽다고 생각된다. 또한, 수소 플라즈마 처리(도 18의 (c))의 경우에는 계면에 어떤 생성물이 보인다. 단, 대부분의 경우 그와 같은 생성물이 형성되지 않은 경우도 있어, 수소 플라즈마 처리의 경우에는 실리사이드화의 정도가 작다고 생각된다.
상기한 분석 결과로부터 TDDB 수명의 열화 메커니즘으로서, 이하와 같은 모델이 생각되는 것이 본 발명자 등의 검토 결과에 의해서 처음으로 발견되었다. 도 19의 (a)는 TDDB 열화의 메커니즘의 개략도를 나타내며, (b)는 그 에너지 대역을 도시하고 있다. 즉, 상기 암모니아 플라즈마 처리를 실시하지 않은 경우 구리 배선의 표면에는 그 후의 표면 프로세스의 영향을 받아 산화구리(CuO)가 형성되며 또한, 캡막(질화실리콘 막)(68)을 형성할 때에 구리 실리사이드(Cu 화합물)가 형성된다. 이러한 산화구리 혹은 구리 실리사이드는 순수한 구리와 비교하여 이온화되기 쉽고, 이렇게 이온화된 구리는 배선간의 전계에 의해 드리프트되어 배선간의 절연막으로 확산된다.
또한, 상기 암모니아 플라즈마 처리를 실시하지 않은 경우 구리를 주성분으로 하는 매립 배선(65)을 형성하는 절연막(산화 실리콘 막)(66)과 캡막(질화실리콘 막)(68)과의 계면은 CMP 손상, 유기물 또는 댕글링 결합이 많이 형성되며, 불연속이고, 밀착성도 부족하다. 이러한 댕글링 결합의 존재는 구리 이온의 확산을 조장하는 작용을 지니고, 구리 이온은 계면에 따라서 드리프트되어 확산한다. 즉, 배선간의 상기 계면에 누설 패스가 형성된다. 누설 패스를 흐르는 누설 전류는 장시간의 누설 작용과 전류에 의한 열 스트레스도 가해져 그 후, 가속도적으로 전류치가 증가하여 절연 파괴에 이른다(TDDB 수명의 저하).
이에 대하여 도 20의 (a), (b)는 상기 암모니아 플라즈마 처리를 실시한 경우의 TDDB 향상 메커니즘의 개략도 및 그 에너지 대역을 도시하고 있다. 구리를 주성분으로 하는 매립 배선(65)의 표면에 암모니아 플라즈마 처리를 실시하기 때문에 매립 배선(65) 표면의 산화층은 환원되어 소실되며, 매립 배선(65)의 표면에 얇은 질화층이 형성되기 때문에 질화실리콘 막(68)을 형성할 때에 구리 실리사이드가 형성되지 않는다. 이 때문에 누설 및 절연 파괴의 원인이 되는 구리 이온을 지배적으로 공급하는 원인 물질을 탁월하게 없앨 수 있다. 또한, 절연막(산화 실리콘 막)(66)의 표면에 암모니아 플라즈마 처리를 실시하기 때문에 캡막(질화실리콘 막)(68)과의 접속을 연속적이도록 하여, 댕글링 결합의 밀도를 저감하고 누설 패스의 형성을 억제할 수 있다. 또한, 절연막(66)의 표면을 청정한 상태로 할 수 있다. 따라서, TDDB 수명 저하의 원인이 되는 구리 이온의 발생을 억제하고 또한, 구리의 확산을 억제할 수 있도록 절연막(66)과 캡막(68)과의 접합 계면을 형성할 수 있다. 이에 따라 TDDB 수명을 향상할 수 있는 것이다.
또한, 상기한 해석으로부터 수소 플라즈마 처리라도 TDDB 수명을 향상할 수 있다고 생각된다. 즉, 수소 플라즈마 처리에 의해 구리 표면은 환원되고 Si-O- 등의 댕글링 결합이나 그 원인이 되는 Si-OH가 Si-H에서 종단된다. 그리고 캡막(질화실리콘 막)을 형성할 때에 결합이 약한 표면의 Si-H가 이탈하여 Si-N에서 치환된다. 이에 따라 연속적인 절연막(산화 실리콘 막)(66)과 캡막(질화실리콘 막)(68)의 계면이 형성된다. 단, 배선 저항은 상기한 바와 같이 증가한다.
도 21은 수소 플라즈마 처리를 행한 경우의 TDDB 수명의 데이터를 나타낸 그래프이다. 참고로 라인 Ref(처리 없음)와 라인 A(암모니아 플라즈마 처리)를 나타냈다. 수소 플라즈마 처리(라인 C)에서는 TDDB 수명이 매우 향상되는 것을 알 수 있다. 수소 플라즈마 처리의 경우에는 플라즈마 손상이 경감되는 것이 기대되기 때문에, 캡막으로서 질화실리콘 막을 대신하는 다른 재료로서 Cu와의 반응 생성물을 생성하지 않는 재료를 적용할 수 있는 때에는 지극히 유효하다. 또, 질소 플라즈마 처리(라인 D)에서는 TDDB 수명이 오히려 저하한다. 도 14, 15로부터도 알 수 있는 바와 같이 질소 플라즈마 처리에 의해서 오히려 유기물의 부착이 증가하고 있는 것에 기인하는 것이라고 생각된다. 또한, 매립 배선(65) 및 절연막(66)과 캡막(68)과의 접착성이 향상되어 있기 때문에 계면의 박리 강도가 증가, 마진이 커진다고 하는 효과도 있다.
상기 암모니아 플라즈마 처리에 있어서는 암모니아, 수소의 단일 가스에 한정되지 않고, 질소, 아르곤, 헬륨 등의 불활성 가스와의 혼합 가스 플라즈마로 처리해도 좋다. 즉, 암모니아와 수소, 질소, 아르곤 또는 헬륨과의 혼합 가스, 혹은 수소와 암모니아, 질소, 아르곤 또는 헬륨과의 혼합 가스라도 좋다. 또한, 이들의 가스로부터 선택된 3원계, 4원계 등 다원계의 혼합 가스라도 좋다. 이 때, 수소, 암모니아, 혹은 수소와 암모니아와의 혼합은 총 유량(질량 유량)에 대하여 5% 이상 혼합되는 것이 필요하다.
본 발명자 등은 이상과 같은 TDDB 열화 메커니즘을 정성적으로 해명하여, 고신뢰도 프로세스를 확립하였다(특원평11-226876호 또는 특허출원 2000-104015호). 그러나 최근에는 배선 간 용량의 저감 등의 관점에서 배선 간에 이용되는 절연막의 재료로서 저유전율의 절연 재료가 이용되고 있기 때문에, 배선 간의 절연 내압이산화 실리콘 막을 이용하고 있는 경우와 비교하여 필연적으로 낮게 된다. 게다가, 배선 피치의 미세화(1.0㎛ 피치이던 것이 0.5㎛ 혹은 0.44㎛ 피치로 미세화 되는 등)에 따라, 실효 전계 강도가 증가한다. 이들의 결과 신뢰도, 즉 TDDB 수명의 확보가 점점 곤란하게 된다. 즉, 상기 암모니아 플라즈마 표면 처리 외에도 다른 TDDB 수명을 향상시키는 프로세스의 개발이 필수이다.
그래서, 본 실시의 형태에 있어서는 CMP 및 CMP 후 세정 후에, 수소 플라즈마 및 암모니아 플라즈마 처리를 실시한 후, 대기 개방하지 않고 연속하여 캡막을 형성한다. 이에 따라, TDDB 수명을 더욱 향상시킬 수 있어, 저유전율의 절연막과 구리를 주성분으로 하는 매립 배선과의 조합에 있어서도 충분한 신뢰도를 확보할 수 있다. 또한, 상기한 본 실시의 형태의 CMP 후 세정 기술과 조합하는 것으로서 배선의 전기적 특성 및 TDDB 수명을 더욱 향상시킬 수 있다.
다음으로, 본 발명의 기술사상을 예를 들어 CMIS(Complementary MIS) -LSI(Large Scale Integrated circuit)의 제조방법에 적용한 경우를 도 22의 흐름도 및 도 23~도 35를 이용하여 설명한다. 또한, 도 23 및 도 24의 (a)는 주요부 평면도, 각 도 (b)는 (a)의 X-X 선의 단면도이다.
도 23에 있어서, 웨이퍼를 구성하는 반도체 기판(1)(이하, 단순히 기판이라고 함)은 예를 들어 1~10Ωcm 정도의 비저항을 구비하는 p형의 단결정 실리콘으로 이루어진다. 반도체 기판(1)의 주면(소자 형성면)에는 소자 분리홈(2)이 형성되어 있다. 이 소자 분리홈(2) 내에는 예를 들어 산화 실리콘 막이 매립되고 홈형의 소자 분리부(트렌치 아이솔레이션; trench isolation)가 형성되어 있다. 또한, 반도체 기판(1)의 주면 측에는 p형 웰(4) 및 n형 웰(5)이 형성되어 있다. p형 웰에는 예를 들어 붕소가 도입되고, n형 웰(5)에는, 예를 들어 인이 도입되어 있다. 이러한 소자 분리부에 둘러싸인 p형 웰(4) 및 n형 웰(5)의 형성 영역에는, nMISQn 및 pMISQp가 형성되어 있다.
nMISQn 및 pMISQp의 게이트 절연막(6)은 예를 들어 두께 6nm 정도의 산화 실리콘 막으로 이루어진다. 여기서 말하는 게이트 절연막(6)의 막 두께란, 이산화 실리콘 환산 막 두께(이하, 단순히 환산 막 두께라는)이고, 실제의 막 두께와 일치하지 않은 경우도 있다.
게이트 절연막(6)은 산화 실리콘 막을 대신하여 산 질화실리콘 막으로 구성해도 좋다. 산 질화실리콘 막은, 산화 실리콘 막에 비교하여 막 중에 놓을 수 있는 계면 준위의 발생을 억제하거나, 전자트랩을 저감하기도 하는 효과가 높기 때문에 게이트 절연막(6)의 핫 캐리어 내성을 향상할 수 있고 절연내성을 향상시킬 수 있다. 산 질화실리콘 막을 형성하기 위해서는 예를 들어 반도체 기판(1)을 NO, NO2또는 NH3로 언급한 질소 포함 가스 분위기 중에서 열처리하면 좋다. 또한, p형 웰(4) 및 n형 웰(5)의 각각의 표면에 산화 실리콘으로 이루어지는 게이트 절연막(6)을 형성한 후, 반도체 기판(1)을 상기한 질소 포함 가스 분위기 중에서 열처리하여 게이트 절연막(6)과 반도체 기판(1)과의 계면에 질소를 편석(segregating)시킴에 의하여서도 상기와 마찬가지의 효과를 얻을 수 있다.
또한, 게이트 절연막(6)을, 예를 들어 질화실리콘 막 혹은 산화 실리콘 막과질화실리콘 막과의 복합 절연막으로 형성해도 좋다. 산화 실리콘으로 이루어지는 게이트 절연막(6)을 이 산화 실리콘 환산 막 두께로 5nm 미만, 특히 3nm 미만까지 얇게 하면 직접 터널 전류의 발생이나 스트레스 기인의 핫 캐리어 등에 의한 절연 내압의 저하가 바로 실제화 된다. 질화실리콘 막은, 산화 실리콘 막보다도 유전율이 높기 때문에 그 이산화 실리콘 환산 막 두께는 실제의 막 두께보다도 얇게 된다. 즉, 질화실리콘 막을 갖는 경우에는 물리적으로 두껍더라도 상대적으로 얇은 이 산화 실리콘 막과 동등한 용량을 얻을 수 있다. 따라서 게이트 절연막(6)을 단일의 질화실리콘 막 혹은 그것과 산화 실리콘과의 복합막으로 구성함으로써, 그 실효 막 두께를 산화 실리콘 막으로 구성된 게이트 절연막보다도 두껍게 할 수 있기 때문에 터널 누설 전류의 발생이나 핫 캐리어에 의한 절연 내압의 저하를 개선할 수 있다. 또한, 산 질화실리콘 막은 산화 실리콘 막과 비교하여 불순물이 관통하기 어렵기 때문에 게이트 절연막(6)을 산 질화실리콘 막으로 구성함으로써, 게이트 전극 재료 중의 불순물이 반도체 기판 측에 확산되는 것에 기인하는 임계치 전압의 변동을 억제할 수 있다.
여기서, 단일 절연막 또는 복합 절연막의 상기 환산 막 두께 dr이란, 대상이 되는 절연막의 비유전율을 εi, 그 막 두께를 di, 이 산화 실리콘의 비유전율을 εs로 하였을 때, 다음 식으로 정의되는 막 두께이다.
예를 들어 산화 실리콘(SiO2)의 유전율은 4~4.2이고, 질화실리콘(Si3N4)의 유전율은 8이다. 그래서 질화실리콘의 유전율을 산화 실리콘의 유전율의 2배로 계산하면, 예를 들어 막 두께 6nm의 질화실리콘 막의 이산화 실리콘 환산 막 두께는 3nm으로 된다. 즉, 막 두께 6nm의 질화실리콘 막으로 이루어지는 게이트 절연막과 막 두께 3nm의 산화 실리콘 막으로 이루어지는 게이트 절연막은 용량이 같다. 또한, 막 두께 2nm의 산화 실리콘 막과 막 두께 2nm의 질화실리콘 막(환산 막 두께= 1nm)과의 복합막으로 이루어지는 게이트 절연막의 용량은, 막 두께 3nm의 단일 산화 실리콘 막으로 이루어지는 게이트 절연막의 용량과 동일하다.
nMISQn 및 pMISQp의 게이트 전극(7)은, 예를 들어 저저항 다결정 실리콘 막, WN(질화 텅스텐)막 및 W(텅스텐)막의 적층막으로 이루어진다. 단, 게이트 전극(7)은 저저항 다결정 실리콘 막 상에 텅스텐 실리사이드 막 또는 코발트(Co) 실리사이드 막을 피착한 적층막 등을 사용하여 형성해도 좋다. 또한, 게이트 전극(7)의 재료로서 다결정 또는 단결정의 실리콘(Si)과 게르마늄(Ge)과의 합금을 이용하여도 좋다. 게이트 전극(7) 상에는 예를 들어 산화 실리콘 등으로 이루어지는 게이트 캡막(8)이 형성되어 있다. 또한, 게이트 전극(7)의 측면에는 예를 들어 산화 실리콘으로 이루어지는 측벽(9)이 형성되어 있다.
nMISQn의 n-형 반도체 영역(10a) 및 n+형 반도체 영역(10b)은, nMISQn의 소스/드레인용의 반도체 영역이며, 함께 예를 들어 인 또는 비소가 도입되어 있다. pMISQp의 p-형 반도체 영역(1la) 및 p+형 반도체 영역(1lb)은 pMISQp의 소스/드레인용의 반도체 영역이며, 함께 예를 들어 붕소가 도입되어 있다. 또한, n+형 반도체 영역(10b) 및 p+형 반도체 영역의 표면에는 예를 들어 티탄 실리사이드 또는 코발트 실리사이드 등으로 이루어지는 실리사이드 층(12)이 형성되어 있다.
이러한 기판(1) 상에는 절연막(13)이 피착되어 있다. 이 절연막(13)은 게이트 전극(7)의 좁은 스페이스를 매립할 수 있는 리플로우성(reflow property)이 높은 막, 예를 들어 BPSG(Boron-doped Phospho Silicate Glass)막으로 구성되어 있다. 또한, 스핀 도포법에 의해서 형성되는 SOG(Spin On Glass)막으로 구성해도 좋다. 절연막(13)에는 컨택트홀(14a~14c)이 형성되어 있다. 컨택트홀(14a, 14b)의 바닥부에서는 실리사이드 층(12)의 상면 일부가 노출되어 있다. 또한, 컨택트홀(14c)의 바닥부에서는 게이트 전극(7)의 상면 일부가 노출되어 있다. 이 컨택트홀(14a~14c) 내에는 플러그(15)가 형성되어 있다. 플러그(15)는 예를 들어 컨택트홀(14a~14c)의 내부를 포함하는 절연막(13) 상에 CVD법 등으로 질화 티탄(TiN)막 및 텅스텐(W)막을 피착한 후, 절연막(13) 상의 불필요한 질화 티탄막 및 텅스텐막을 CMP 법 또는 에치백법에 의해 제거하여 컨택트홀(14a~14c) 내에만 이들의 막을 남기도록 형성되어 있다.
절연막(13) 상에는 제1 층 배선(M1)이 형성되어 있다. 제1 층 배선(M1)은 예를 들어 텅스텐으로 이루어지고, 플러그(15)를 통하여 nMISQn 및 pMISQ p의 소스/드레인이나 게이트 전극(7)과 전기적으로 접속되어 있다. 또한, 절연막(13) 상에는 제1 층 배선(M1)을 덮도록 절연막(16a) 및 절연막(16b)이 하층으로부터 순서대로 피착되어 있다. 절연막(16a)은 예를 들어 유기폴리머와 같은 저유전율인절연막으로 이루어지고, 절연막(16b)은 예를 들어 산화 실리콘 등으로 이루어져, 층간 절연막의 기계적 강도를 확보하는 기능을 갖고 있다.
절연막(16a)을 구성하는 유기폴리머로서는 예를 들어 폴리알릴에테르(PAE)계 재료의 SiLK(미 The Dow Chemical Co제, 비유전율=2.7, 내열 온도= 490℃ 이상, 절연 내압=4.0~5.0MV/Vm) 또는 FLARE(미 Honeywell Electronic Materials제, 비유전율=2.8, 내열 온도=400℃ 이상) 등이 있다. PAE 계 재료는 기본 성능이 높고, 기계적 강도, 열적 안정성 및 저비용성에서 우수한 특징을 갖고 있다.
또한, 절연막(16a)의 재료로서 PAE 계 재료 대신에, SiOC 계 재료, SiOF 계 재료, HSQ(hydrogen silsesquioxane)계 재료, MSQ(methyl silsesquioxane)계 재료, 다공성 HSQ 계 재료, 다공성 MSQ 재료 또는 다공성 유기계 재료를 이용하는 것도 가능하다.
SiOC 계 재료로서는 예를 들어 Black Diamond(미 Applied Materials, Inc제, 비유전율=3.0~2.4, 내열 온도=450℃), CORAL(미 Novellus Systems, Inc제, 비유전율=2.7~2.4, 내열 온도=500℃), Aurora 2.7(일본 E·S·M사 제, 비유전율=2.7, 내열 온도=450℃) 또는 p-MTES(히타치개발 제, 비유전율=3.2) 등이 있다.
HSQ 계 재료로서는 예를 들어 OCD T-12(동경응화공업 제, 비유전율=3.4~2.9, 내열 온도=450℃), FOx(미 Dow Corning Corp. 제, 비유전율= 2.9) 또는 OCL T-32(동경응화공업 제, 비유전율=2.5, 내열 온도=450℃) 등이 있다.
MSQ 계 재료로서는 예를 들어 HSG-R7(히타치화성공업 제, 비유전율=2.8, 내열 온도=650℃), OCD T-9(동경응화공업 제, 비유전율=2.7, 내열 온도=600℃), LKD-T200(JSR 제, 비유전율=2.7~2.5, 내열 온도=450℃), HOSP(미 Honeywell Electronic Materials 제, 비유전율=2.5, 내열 온도=550℃), HSG-RZ25(히타치화성공업 제, 비유전율=2.5, 내열 온도=650℃), OCL T-31(동경응화공업 제, 비유전율=2.3, 내열 온도=500℃) 또는 LKD-T400(JSR제, 비유전율=2.2~2, 내열 온도=450℃) 등이 있다.
다공성 HSQ 계 재료로서는 예를 들어 XLK(미 Dow Corning Corp.제, 비유전율=2.5~2), OCL T-72(동경응화공업 제, 비유전율=2.2~1.9, 내열 온도=450℃), Nanoglass(미 Honeywell Electronic Materials 제, 비유전율=2.2~1.8, 내열 온도=500℃ 이상) 또는 MesoELK(미 Air Products and Chemicals, Inc, 비유전율=2 이하) 등이 있다.
다공성 MSQ 계 재료로서는 예를 들어 HSG-6211X(히타치화성공업 제, 비유전율=2.4, 내열 온도=650℃), ALCAP-S(아사히화성공업 제, 비유전율=2.3~1.8, 내열 온도=450℃), OCL T-77(동경응화공업 제, 비유전율=2.2~1.9, 내열 온도=600℃), HSG-6210X(히타치화성공업 제, 비유전율= 2.1, 내열 온도=650℃) 또는 silica aerogel(고베제강소 제, 비유전율 1.4~1.1) 등이 있다.
다공성 유기계 재료로서는, 예를 들어 PolyELK(미 Air Products and Ch emicals, Inc, 비유전율=2 이하, 내열 온도= 490℃) 등이 있다.
이러한 절연막(16a, 16b)에는 제1 층 배선(M1)의 일부가 노출되는 관통 홀(17)이 천공되어 있다. 이 관통 홀(17) 내에는 예를 들어 텅스텐 등으로 이루어지는 플러그(18)가 형성되어 있다.
절연막(16a)을 형성하기 위한 상기 SiOC 계 재료 및 SiOF 계 재료나절연막(16b)은 CVD법으로 형성되어 있다. 상기 Black Diamond의 경우에는 원료 가스로서 예를 들어 트리메틸 실란과 산소와의 혼합 가스를 이용한다. 또한, 상기 P-MTES의 경우에는 원료 가스로서 예를 들어 메틸트리에톡시실란 (methyltriethoxysilane)과 N2O와의 혼합 가스를 이용한다. 그것 이외의 상기 유전율이 낮은 절연 재료는 도포법으로 형성되어 있다.
우선, 본 실시의 형태에 있어서 상기한 바와 같은 반도체 기판(1) 상에 도 24의 (a), (b)에 도시한 바와 같이 예를 들어 막 두께 50nm의 질화실리콘 막 등으로 이루어지는 절연막(19a)을 플라즈마 CVD법 등으로 피착한다. 절연막(19a)은 질화실리콘 막 대신에 플라즈마 CVD법으로 형성된 탄화 실리콘(SiC) 또는 산화 실리콘 막을 이용할 수 있다. 플라즈마 CVD법으로 형성된 탄화 실리콘계 재료로서는 예를 들어 BLOk(AMAT사 제, 비유전율=4.3)이 있고, 그 형성에 있어서 예를 들어 트리메틸 실란과 헬륨과의 혼합 가스를 이용한다. 또한 라즈마 CVD법으로 형성된 산화 실리콘 계 재료로서는 예를 들어 PE-TMS(Canon 제, 비유전율=3.9)이 있고, 그 형성에 있어서는 예를 들어 트리메톡시 실란과 산화질소(N2O) 가스와의 혼합 가스를 이용한다. 이들을 이용한 경우 유전율이 질화실리콘 막보다도 대폭 내려갈 수 있어 배선 용량 등을 내릴 수 있기 때문에, 반도체 집적 회로 장치의 동작 속도를 향상시킬 수 있다.
계속해서, 절연막(19a) 상에, 절연막(16c, 16d)을 하층에서 순서대로 피착한다(도 22의 공정(100)). 절연막(16c)은 상기 절연막(16a)과 동일한 저유전율의 절연막에서 선택된 재료로 이루어진다. 또한, 절연막(16d)은 상기 절연막(16b)과 동일한 재료로 이루어진다. 그 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 절연막(16d, 16c, 19a)를 선택적으로 제거하여 배선 홈(배선 개구부)(20a)을 형성한다(도 22의 공정(101)). 배선 홈(20a)을 형성하기 위해서는 우선 절연막(19a)을 에칭 스토퍼로 하여 절연막(16d, 16c)을 선택적으로 에칭하고, 그 후 절연막(19a)을 에칭한다. 이와 같이, 배선 홈(20a)이 형성되는 절연막(16c, 16d)의 하층에 얇은 절연막(19a)을 형성해 놓고, 이 절연막(19a)의 표면에서 에칭을 일단 정지한 후, 절연막(19a)을 에칭함으로써 배선 홈(20a)의 깊이 정밀도를 향상시킬 수 있어, 배선 홈(20a)을 과하게 파지 않고 형성할 수 있다.
다음에, 상기 배선 홈(20a)의 내부에 이하와 같은 방법으로 제2 층 배선이 되는 매립 배선을 형성한다.
우선, 도 (25)에 도시한 바와 같이 배선 홈(20a)의 내부를 포함하는 절연막(16c, 16d) 상에, 예를 들어 질화 티탄(TiN) 등으로 이루어지는 얇은 도전성 배리어막(21a)을 스퍼터링법 등으로 피착한다(도 22의 공정(102)). 이 도전성 배리어막(21a)은 후술하는 주도체막 형성용의 구리의 확산을 방지하는 기능, 그 주도체막과 절연막(16c, 16d)과의 밀착성을 향상시키는 기능 및 주도체막의 리플로우 시에 구리의 습윤성을 향상시키는 기능을 갖고 있다. 이러한 기능을 구비하는 막으로서 질화 티탄 대신에, 구리와 거의 반응하지 않는 질화 텅스텐(WN), 질화 탄탈(TaN) 등의 고융점 금속 질화물을 이용하는 것이 바람직하다. 또한, 그 질화 티탄 대신에, 고융점 금속 질화물에 실리콘(Si)을 첨가한 재료나, 구리와 반응하기어려운 탄탈(Ta), 티탄(Ti), 텅스텐(W), 티탄 텅스텐(TiW) 합금 등의 고융점 금속을 이용하는 것도 가능하다.
본 실시의 형태에서는 도전성 배리어막(21a)의 가장 두꺼운 부분의 두께가 50nm인 경우를 예시한다. 그러나 본 발명자 등의 검토 결과에 따르면, 이 도전성 배리어막(21a)을 더욱 얇게 또는 없애는 것도 가능하다는 것이 판명되었다. 이것에 대해서는 후술한다.
계속해서, 도전성 배리어막(21a) 상에 예를 들어 구리로 이루어지는 주도체막(22a)을 피착한다(도 22의 공정(103)). 본 실시의 형태에서는 주도체막(22a)을 도금법으로 형성하였다. 도금법을 이용함으로써, 양호한 막질의 주도체막(22a)을 매립성 좋게 또한 저비용으로 형성할 수 있다. 이 경우 우선 도전성 배리어막(21a) 상에 구리로 이루어지는 얇은 도체막을 스퍼터링법으로 피착한 후, 그 위에 구리로 이루어지는 상대적으로 두꺼운 도체막을, 예를 들어 황산동을 기본으로 하는 도금액을 사용한 전해 도금법 또는 무전해 도금법에 의해 성장시키는 것으로서 주도체막(22a)을 피착하였다.
단, 주도체막(22a)을 스퍼터링법으로 형성할 수도 있다. 이 도전성 배리어막(21a) 및 주도체막(22a)을 형성하기 위한 스퍼터링법에서는 통상의 스퍼터링법이어도 좋지만, 매립성 및 막질의 향상을 도모하는 면에서는 예를 들어 롱쓰로우 스퍼터링법이나 콜리메이트 스퍼터링법 등과 같은 지향성이 높은 스퍼터링법을 이용하는 것이 바람직하다. 또한, 주도체막(22a)을 CVD법으로 형성할 수도 있다.
계속해서, 예를 들어 475℃ 정도의 비 산화성 분위기(예를 들어 수소 분위기) 속에서 기판(1)을 열처리함으로써 주도체막(22a)을 리플로우시켜 구리를 배선 홈(20a)의 내부에 간극 없이 매립한다.
다음에, 이러한 주도체막(22a) 및 도전성 배리어막(21a)을 CMP 법 등에 의해 연마한 후(도 22의 공정(104)), 순수한 물(純水; pure water) 등의 세정 처리를 지나, 도 26에 도시한 바와 같이, 배선 홈(20a) 내에 구리를 주성분으로 하는 매립 배선(23a)을 형성한다. CMP 처리 및 CMP 장치의 상세에 대해서는 후술한다.
계속해서, 기판(1) 표면의 습기가 많은 상태에서 즉시 CMP 후 세정 처리로 이행한다. 우선, 기판(1)에 대하여 알칼리 세정 처리를 실시한다(도 22의 공정(105)). 여기서는 CMP 처리 시의 슬러리 등의 이물을 제거하는 목적을 갖고 있으며, CMP에서 기판(1)에 부착한 산성 슬러리를 중화하고, 기판(1)과, 이물과, 세정용의 브러시와의 zeta 전위 방향을 가지런히 하며, 이들 사이의 흡착력을 없애기 위해 예를 들어 ph8 정도 또는 그 이상의 약 알칼리 약액을 공급하면서, 기판(1)의 표면을 스크럽 세정(또는 브러시 세정)한다. 알칼리 약액으로서 예를 들어 아미노에탄올(DAE(Diluted Amino Ethanol), 조성: 2-Aminoethanol, H2NCH2CH2OH, 농도:0.001~0.1% 정도, 바람직하게는 0.01%)을 이용하였다. 이 약액은 구리의 에칭 작용이 적고, NH4OH와 동등한 세정력을 구비한다. 이 알칼리 세정 처리의 상세에 대해서도 나중에 설명한다.
계속해서, 기판(1)에 대해 환원 처리를 실시한다(도 22의 공정(106)). 여기서는, 도 27에 도시한 바와 같이, 수소 가스 분위기 중에서 예를 들어 200~475℃,바람직하게는 300℃, 예를 들어 0.5~5분, 바람직하게는 2분 정도의 열처리를 기판(1)에 대하여 실시한다(수소(H2) 어닐링). 이에 따라 CMP 시에 발생한 매립 배선(23a) 표면의 산화구리 막을 구리로 환원할 수 있어, 그 후의 산 세정에 의한 매립 배선(23a)의 에칭을 억제 또는 방지할 수 있다. 이 때문에 배선 저항의 상승, 배선 저항의 변동 및 단차의 발생을 동시에 억제 또는 방지할 수 있고, 또한 에치 부식의 발생도 억제 또는 방지할 수 있다. 또한, 환원 처리를 행하지 않은 경우 CMP 처리 시에 기판(1)의 표면에 부착한 BTA 등과 같은 유기물이 세정 처리에 있어서 마스크가 되어 절연막(16d)의 표층을 양호하게 깎아 낼 수 없는 경우가 있지만, 본 실시의 형태와 같이 환원 처리를 행함으로써 CMP 시에 부착한 BTA 등의 유기물을 제거할 수 있기 때문에 절연막(16d)의 표층을 충분히 또한, 균일하게 제거할 수 있다. 이들에 의해 반도체 집적 회로 장치의 TDDB 수명을 대폭 향상시키는 것이 가능해진다.
계속해서, 도 28에 나타내는 기판(1)에 대하여 산 세정 처리를 실시한다(도 22의 공정(107)). 여기서는 TDDB 특성의 향상, 잔류 금속 제거, 절연막(16d) 표면의 댕글링 결합의 저감 및 절연막(16d) 표면의 요철 제거 등의 목적을 갖고 있고, 불화수소산 수용액을 기판(1)의 표면에 공급하여 에칭에 의한 이물 입자(파티클)의 제거를 행한다. 불산 세정을 삽입한 것만으로도 TDDB 특성을 개선할 수 있다. 이것은 산 처리에 의해 표면의 손상층이 제거되어 계면의 밀착성이 향상되기 때문이라고 생각된다. 불산(HF) 세정은 예를 들어 브러시 스크럽 세정을 이용하고, HF농도를 0.5%, 세정 시간을 20초로 조건을 선택할 수 있다.
도 29에 본 실시의 형태에 의한 TDDB 특성의 결과를 나타낸다. 도면으로부터 알칼리 세정과 산 세정과의 연속 시퀀스의 TDDB 특성과 비교하여, 알칼리 세정, 수소 어닐링 및 산 세정 시퀀스의 TDDB 특성은 약 2자릿수 향상하는 것을 알 수 있다. 층간 절연막에 저유전율의 절연 재료를 이용한 매립 구리 배선 구조의 신뢰성을 고려하면, 2자릿수의 TDDB 수명의 향상은 매우 유효한 프로세스이다. 알칼리 세정과 산 세정 사이에 수소 어닐링을 삽입함으로써 TDDB 수명이 향상하는 이유는 CMP 시에 부착하는 BTA 등의 유기물이 제거되기 때문이라고 생각된다. 유기물이 부착된 채로 산 세정을 행하면 TDDB 수명을 좌우하는 인접 절연막 표면의 클리닝(리프트 오프)을 충분히 할 수 없는 것으로 추정된다. 한편, 본 실시의 형태로서는 수소 어닐링 처리를 행하고 나서 세정 처리를 행하기 때문에, 절연막의 표층을 충분히 또한 균일하게 리프트 오프할 수가 있어 TDDB 수명을 향상시키는 것이 가능해진다.
또한, 상기한 바와 같이 배선 저항의 발생은 CMP에 의한 산화막의 형성촉진, 불산 세정 등의 산성 용액에 의한 산화구리 막의 제거, 배선 저항의 증가(변동) 및 단차의 발생의 순서대로 진행한다. 따라서 알칼리 세정이 종료한 시점에 수소 어닐링 처리를 행함으로써, CMP 시에 발생한 배선 표면의 산화구리 막을 구리로 환원하는 것이 가능하여, 그 후의 산 세정에 의한 구리 배선의 에칭을 억제 또는 방지할 수 있다. 이에 따라 배선 저항 상승, 변동 및 단차의 발생을 동시에 억제 또는 방지할 수 있고, 또한, 에치 부식의 발생도 억제 또는 방지할 수 있다.도 30은 본 실시의 형태를 적용한 경우에 있어서의 배선 저항의 수소 어닐링 의존성을 나타내는 그래프이다. 알칼리 세정 및 산 세정을 연속하여 행하는 것보다도, 알칼리 세정, 수소 어닐링 및 산 세정을 순서대로 행한 쪽이 배선 저항을 약 6% 저감시킬 수 있었다. 또한, 저항의 변동도 6.4%를 5.9%로 저감시킬 수 있었다.
상기한 예에서는 환원 처리로서 수소 어닐링을 실시하는 경우에 대해 설명하였지만, 이것에 한정되는 것이 아니고 예를 들어 수소 플라즈마나 암모니아 플라즈마를 실시하더라도 좋다. 이 경우, 상기한 효과 외에 환원 처리 시간을 단축할 수 있고, 처리량의 향상을 추진시킬 수 있다는 효과가 얻어진다. 수소 플라즈마나 암모니아 플라즈마와 비교한 경우의 수소 어닐링의 이점으로서는 디바이스 프로세스로서 좋게 사용되고 있고 실적이 있는 것, 또한 진공 상태를 형성할 필요가 없는 것 등에서 비교적 용이하게 처리를 행할 수 있다는 이점이 있다.
또한, 상기 CMP 후 세정 처리에 선행 또는 병행하여, 기판(1)의 표면을 순수 스크럽 세정, 순수 초음파 세정, 순수 유수 세정 또는 순수 스핀 세정하거나 기판(1)의 이면을 순수 스크럽 세정하여도 좋다.
다음에, 상기 세정 처리를 거친 뒤, 예를 들어 순수 린스 처리 및 스핀 건조나 IPA(이소프로필 알콜) 페이퍼 건조 등과 같은 건조 처리(도 22의 공정(108)), 후처리(도 22의 공정(109), (110))를 지나서 캡 절연막의 형성 공정(도 22의 공정(111))으로 이행한다.
여기서는 우선 도 31에 도시한 바와 같이, 기판(1)의 표면(매립 배선(23a)이 노출되는 면)에 대하여 수소 플라즈마 처리를 실시한다. 이 수소 플라즈마 처리조건은 예를 들어 기판(1)의 직경을 8인치(=약 20cm)로 한 경우, 처리 압력을 5.0Torr(=6.6661×102Pa), 고주파(RF) 전력을 600W, 기판 온도를 400℃, 수소 가스 유량을 500 cm3/min, 처리 시간을 10~30초로 할 수 있다. 전극 사이 거리는 600mils(15.24mm)로 하였다.
계속해서, 수소 플라즈마 처리 공정(109) 후, 대기 개방하지 않고 연속하여, 도 32에 도시한 바와 같이 기판(1)의 표면(매립 배선(23a)이 노출되는 면)에 대하여 암모니아(NH3) 플라즈마 처리를 실시한다. 이 암모니아 플라즈마 처리 조건은 예를 들어 암모니아 유량을 200cm3/min 정도로 하는 이외에는, 공정(109)의 수소 플라즈마 조건과 동일하다.
또, 플라즈마 처리 조건은 이들 예시된 조건에 한정되지 않는 것은 물론이다. 본 발명자 등의 검토에 의하면 압력이 높을수록 플라즈마 손상을 저감할 수 있고, 기판 온도가 높을수록 TDDB 수명의 기판 내 변동의 저감과 장기 수명화가 시도된다. 또한, 기판 온도가 높고, RF 전력이 크며, 처리 시간이 길수록 Cu의 표면에 힐록(hillocks)이 발생하기 쉽다는 지견이 얻어지고 있다. 이들의 지견과 장치 구성 등에 의한 조건의 변동을 고려하면, 예를 들어 처리 압력은 0.5~6Torr(=0.66661×102~7.99932×102Pa), RF 전력은 300~600W, 기판 온도는 350~450℃, 수소 가스 유량은 50~1000 cm3/min, 암모니아 가스 유량은 20~500cm3/min, 처리 시간은 5~180초, 전극 사이 거리는 150~1000mils(3.81~25.4mm)의 범위에서 설정할 수 있다.
계속해서, 암모니아 플라즈마 처리 공정(110) 후, 대기 개방하지 않고 연속하여, 도 33에 도시한 바와 같이 매립 배선(23a) 및 절연막(16d)의 표면상에 절연막(19b)(캡막)을 CVD법 등에 의해서 피착한다. 절연막(19b)은 예를 들어 상기 절연막(19a)과 동일 두께의 동일 재료로 이루어져 절연막(19a) 과 마찬가지의 변형예가 있다.
이와 같이 본 실시의 형태에서는 캡막용의 절연막(19b)의 피착에 앞서서 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 기판(1)에 대하여 순서대로 실시한다.
암모니아 플라즈마에서는 CMP에서 산화된 구리 배선 표면의 산화구리(CuO, CuO2)를 구리(Cu)로 환원한다. 또한, 세트 플로우 시의 구리의 실리사이드화를 막는 질화 구리(CuN)층이 매립 배선(23a)의 표면(극히 얇은 영역)에 형성된다. 배선 간의 절연막(16d) 윗면(극히 얇은 영역)에서는 SiN화 또는 SiH화가 진행되어 절연막(16d) 표면의 댕글링 결합을 보상하며, 또한 캡막(질화실리콘 막)과 매립 배선(23a) 및 절연막(16d)과의 밀착성을 향상시키는 것이 가능하여 계면의 누설 전류를 저감할 수 있다. 이러한 효과에 의해 TDDB 수명을 향상시킬 수 있다.
한편, 수소 플라즈마에서는 본 발명자 등에 의한 특원평11-226876호에서도 진술한 바와 같이, 암모니아 플라즈마 처리 등과 비교하여 유기계의 제거 능력이매우 높기 때문에, CMP에서의 슬러리에 포함되고 있는 BTA, 슬러리 성분이나 CMP 후 세정의 유기산과 프로세스 중에 생성한 잔류 유기물을 거의 완전하게 제거하여 계면의 누설 전류를 감소시킬 수 있다. 그 결과, TDDB 수명을 더욱 향상시킬 수 있다.
따라서 이 수소 플라즈마 처리와 암모니아 플라즈마 처리를 순서대로 행함으로써, 구리를 주성분으로 하는 매립 배선(23a) 표면의 환원 및 내 실리사이드(silicide-resisting) 배리어 층의 형성과, 절연막 계면의 클리닝 및 SiH 효과, SiN 효과를 얻을 수 있고, 한층 더 신뢰성의 향상을 실현할 수 있다. 도 34는 실제로 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 조합하여 행한 때의 TDDB 특성을 도시하고 있다. CMP 조건 및 CMP 후 세정 조건은 전부 동일하다. 층간 절연막이 예를 들어 TEOS(Tetraethoxysilane) 가스를 이용한 플라즈마 CVD법으로 형성된 산화 실리콘 막 상에, 플라즈마 CVD법으로 형성된 질화실리콘 막을 피착함으로써 구성되어 있는 경우에 있어서, 수소 플라즈마와 암모니아 플라즈마를 조합하여 행한 샘플에서는 암모니아 플라즈마 처리 단독의 경우와 비교하여 TDDB 수명이 약 2자릿수 향상되는 것이 판명되었다.
또한, 도 34에는 층간 절연막이 본 실시의 형태로 설명한 것 같이 유전율이 낮은 재료(예를 들어 상기 SiLK)로 구성되어 있는 경우 대개의 추정 특성을 SiLK의 절연 내압이 4.0~5.0MV/cm 정도인 것, 유기 SOG(Spin On Glass) 층간 구조의 TDDB 특성 평가의 경험 등으로부터 나타내었다. 암모니아 플라즈마 처리에서 예를 들어 약 0.13~0.17MV/cm, 10년의 동작 환경에서는 불충분으로 되는 경우가 있는 것에 대해 수소 플라즈마 및 암모니아 플라즈마를 이용하는 본 실시의 형태의 경우에는 상기 동작 환경에 대하여 충분한 신뢰도를 확보할 수 있다.
도 35는 상기한 바와 같이 하여 제7 층 배선까지를 형성한 CMIS-LSI의 일례를 도시하고 있다. 특별히 한정되는 것은 아니지만, 이하에 각부의 치수를 적는다.
제1 층 배선(M1)의 막 두께 및 배선 피치(인접 배선의 중심에서 중심까지의 거리)는 예를 들어 0.4㎛ 정도 또는 0.25㎛ 정도이다. 또한, 제2 층 배선(M2)으로부터 제5층 배선(M5)까지는 상기한 Cu 배선의 형성 방법으로 제조한다. 제2 층 배선(M2) 및 제3층 배선(M3)의 도전성 배리어막의 두께는 예를 들어 0.05㎛ 정도, 주도체막의 두께는 예를 들어 0.35㎛ 정도, 배선 폭 및 배선 피치는 예를 들어 0.5㎛ 정도 또는 0.25㎛ 정도이다. 제4층 배선(M4) 및 제5 층 배선(M5)의 도전성 배리어막의 두께는 예를 들어 0.05㎛ 정도, 주도체막의 두께는 예를 들어 0.95㎛ 정도, 배선 폭 및 배선 피치는 예를 들어 1.0㎛ 정도 또는 0.25㎛ 정도이다. 또한, 제6 층 배선(M6)은 예를 들어 텅스텐막, 알루미늄막 및 텅스텐막의 3층 구성으로 되어 있다. 또한, 제7 층 배선(M7)은 예를 들어 알루미늄막으로 이루어진다. 제7 층 배선(M7)의 패드에는 범프 전극이 형성되거나 또는 본딩 와이어가 접속되지만 도시를 생략하고 있다. 또, 제7 층 배선(M7)을 알루미늄과 텅스텐과의 적층막으로 구성하고 있는 이유의 하나로서, 그 적층막은 상감 배선 구조를 채용하지 않는 통상의 반도체 집적 회로 장치의 최상층에 일반적으로 사용하고 있고, 범프 전극이나 본딩 와이어와의 접속 상의 신뢰성을 확보할 수 있는 것이 경험적으로 실증되어 있기 때문이다. 제1 층 배선(M1)과 제2 층 배선(M2)을 접속하는 관통 홀의 직경은 예를 들어 0.45㎛ 정도 또는 0.25㎛ 정도이다. 제2 층 배선(M2)과 제3층 배선(M3)을 접속하는 관통 홀의 직경은 예를 들어 0.5㎛ 정도 또는 0.25㎛ 정도이다. 제3 층 배선(M3)과 제4 층 배선(M4)을 접속하는 관통 홀의 직경은 예를 들어 0.5㎛ 정도 또는 0.25㎛ 정도이다. 제4 층 배선(M4)과 제5 층 배선(M5)을 접속하는 관통 홀의 직경은 예를 들어 1.0㎛ 정도 또는 0.25㎛ 정도이다. 제5 층 배선(M5)과 제6 층 배선(M6)을 접속하는 관통 홀의 직경은 예를 들어 0.5㎛ 정도 또는 0.25㎛ 정도이다.
다음에, 본 실시의 형태에서 이용한 CMP 장치의 일례에 대하여 설명한다.
도 36은 본 실시의 형태에서 이용한 CMP 장치의 전체 구성의 일례를 도시하고 있다.
이 CMP 장치(25)는, 상기 도전성 배리어막(21a) 및 주도체막(22a)의 연마에 이용하는 매엽식(sheet-processing)의 CMP 장치이고, 표면에 주도체막(22a)이 형성된 기판(1)을 복수 매 수용하는 로더(25a), 주도체막(22a)을 연마, 평탄화하는 연마 처리부(25b), 도전성 배리어막(21a)을 연마, 평탄화하는 연마 처리부(25c), 연마가 종료된 기판(1)의 표면에 방식처리를 실시하는 방식처리부(anti-corrosion processing section)(25d), 방식처리가 종료한 기판(1)을 후 세정하기까지의 사이에, 그 표면이 건조하지 않도록 유지해 두는 침지처리부(immersion processing section)(25e), 방식처리가 종료한 기판(1)을 후 세정한 후 세정 처리부(25f) 및 후 세정이 종료한 기판(1)을 복수 매 수용하는 언로더(25g)를 구비하고 있다. 후세정 처리부(25f)는 상기 알칼리 세정을 행하는 제1 후 세정 처리부(25f1), 상기 환원 처리를 행하는 환원 처리부(25f2) 및 상기 산 세정을 행하는 제2 후 세정 처리부(25f2)를 갖고 있다. 이 후 세정 처리부(25f)는, CMP 장치(25)로부터 분리하여 독립한 장치로서도 좋다.
도 37에 도시한 바와 같이, CMP 장치(25)의 연마 처리부(25b, 25c)는 상부가 개구된 하우징(housing)(26a)를 갖고 있고, 이 하우징(26a)에 부착된 회전축(26b)의 상단부에는 모터(26c)에 의해서 회전 구동되는 연마반(플레이튼(platen))(26d)이 부착되고 있다. 이 연마반(26d)의 표면에는 다수의 기공을 구비하는 합성 수지를 균일하게 접착하여 형성한 연마 패드(26e)가 부착되어 있다.
또한, 이 연마 처리부(25b, 25c)는 기판(1)을 유지하기 위한 웨이퍼 캐리어(26f)를 구비하고 있다. 웨이퍼 캐리어(26f)를 부착한 구동축(26g)은 웨이퍼 캐리어(26f)와 일체로 되어 모터(도시하지 않음)에 의해 회전 구동되며, 또한 연마반(26d)의 상측에서 상하 이동하도록 되어 있다.
기판(1)은 웨이퍼 캐리어(26f)에 설치된 진공 흡착 기구(도시하지 않음)에 의해 그 주면, 즉 피 연마면을 하향으로 하여 웨이퍼 캐리어(26f)에 유지된다. 웨이퍼 캐리어(26f)의 하단부에는 기판(1)이 수용되는 오목부(26f1)가 형성되어 있고, 이 오목부(26f1) 내에 기판(1)을 수용하면 그 피 연마면이 웨이퍼 캐리어(26)의 하단면과 거의 동일하거나 약간 돌출한 상태가 된다.
연마반(26d)의 상측에는 연마 패드(26e)의 표면과 기판(1)의 피 연마면 사이에 연마슬러리 S를 공급하기 위한 슬러리 공급관(26h)이 설치되어 있고, 그 하단에서 공급되는 연마슬러리 S에 의해서 기판(1)의 피 연마면이 화학적 및 기계적으로 연마된다. 연마슬러리 S로서는 예를 들어 알루미나 등의 지립과 과산화수소수 또는 질산 제2 철 수용액 등의 산화제를 주성분으로 하여 이들을 물에 분산 또는 용해시킨 것이 사용된다.
또한, 이 연마 처리부(25b, 25c)는 연마 패드(26e)의 표면을 정형(드레싱)하기 위한 공구인 드레서(26i)를 구비하고 있다. 이 드레서(26i)는 연마반(26d)의 상측에서 상하 이동하는 구동축(26j)의 하단부에 부착되고, 모터(도시하지 않음)에 의해 회전 구동되도록 되어 있다.
연마가 종료한 기판(1)은 방식처리(anti-corrosion)부(25d)에서 그 표면에 방식처리가 실시된다. 방식처리부(25d)는 상기한 연마 처리부(25b, 25c)의 구성과 유사한 구성으로 되어 있고, 여기서는 우선 연마반(플레이튼)의 표면에 부착된 연마 패드에 기판(1)의 주면이 압박되고 연마 슬러리가 기계적으로 제거된 후, 예를 들어 벤조트리아졸(BTA) 등의 방식제를 포함한 약액이 기판(1)의 주면에 공급됨으로써, 기판(1)의 주면에 형성된 구리 배선의 표면 부분에 소수성 보호막이 형성된다.
방식처리가 종료된 기판(1)은 그 표면의 건조를 막기 위해서 침지처리부 (25e)에 일시적으로 보관된다. 침지처리부(25e)는 방식처리가 종료된 기판(1)을 후 세정하기까지 사이, 그 표면이 건조하지 않도록 유지하기 위한 것으로, 예를 들어 순수한 물을 오버 플로우시킨 침지조(immersion tank, 스토커; stocker) 중에 소정 매수의 기판(1)을 침지시켜 보관하는 구조로 되어 있다. 이 때, 매립배선(23a)의 전기 화학적 부식 반응이 실질적으로 진행하지 않을 정도의 저온에 냉각한 순수한 물을 침지조에 공급함으로써 매립 배선(23a)의 부식을 보다 한층 확실하게 방지할 수 있다. 기판(1)의 건조 방지는 예를 들어 순수샤워의 공급 등 적어도 기판(1)의 표면을 습기가 많은 상태로 유지할 수 있는 방법이면, 상기한 침지조 중에서의 보관 이외의 방법으로 행하여도 좋다.
도 38은 상기 제1 , 제2 후 세정 처리부(25f1, 25f3)의 일례인 스크럽 세정 장치(27)를 도시하고 있다. 이 스크럽 세정 장치(27)는 모터(27a)에 의해서 회전 구동되는 스테이지(27b)를 구비하고 있고, 이 스테이지(27b)에 유지된 기판(1)이 수평면 내에서 원하는 속도로 회전하도록 되어 있다. 또한, 스테이지(27b)상에서 회전하는 기판(1)의 상하 면에는, 원통형의 브러시(27c)가 압박되어 있다. 이들의 브러시(27c)는 회전 구동 기구에 의해 기판(1)의 주면에 대하여 수직인 면내에서 원하는 속도로 회전하도록 되어 있다. 또한, 브러시(27c)에는, 상기 세정액이 배관 등을 통하여 공급되도록 되어 있다. 브러시(27c)에 공급된 세정액은 예를 들어 폴리비닐 알콜(PVA) 등과 같은 합성수지의 다공질체로 구성된 브러시(27c)의 내부에서 표면(기판(1)과의 접촉면)에 조금씩 스며들기 시작하여 브러시(27c)와 접촉한 기판(1)의 표면을 적시게 하고 있다.
기판(1)에 부착한 슬러리 등을 제거하기 위해서는 기판(1)의 상하 면에 브러시(27c)를 압박하고, 기판(1)을 수평면 내에 회전시키면서 브러시(27c)를 기판(1)의 주면에 대하여 수직인 면내에서 회전시킨다. 이 때, 양 브러시(27c)는 그 표면에 설치된 후술하는 다수의 돌기의 선단이 약간(예를 들어 1mm 정도)움푹 패는 것같은 압력으로 기판(1)에 압박된다. 기판(1)의 회전 속도는, 예를 들어 20rpm 정도로 하며, 브러시(27c)의 회전 속도는 예를 들어120rpm 정도로 한다. 이와 같이 하여 소정 시간, 기판(1)의 양면을 브러시(27c)로 스크럽 세정함으로써, 그 표면에 부착한 슬러리 등을 제거할 수 있다.
도 39는 상기 브러시(27c)의 확대 사시도이다. 도시와 같이 이 브러시(27c)의 표면, 즉, 기판(1)과의 접촉면에는 미소한 원통형의 돌기(27c1)가 소정의 간격을 두고 다수 설치되어 있다. 이 브러시(27c)는 예를 들어 PVA와 같은 합성수지의 다공질체로 구성되어 있다. 본 실시의 형태에서는 브러시(27c)의 중심부에서 양단부를 향하여 돌기(27c1)의 수가 점차로 많아지고 있다. 즉, 돌기(27c1)는, 브러시(27c)의 중심부에서 그 수가 가장 적고, 양단부에서 그 수가 가장 많아지도록 배치되어 있다.
이러한 브러시(27c)를 사용한 경우, 브러시(27c)의 중심부와 접촉하는 기판(1)의 중심부는, 브러시(27c)의 단부와 접촉하는 기판(1)의 주변부와 비교하여 브러시(27c)와의 접촉 시간이 길어진다. 그러나, 그 반면, 기판(1)에 접촉하는 돌기(27c1)는, 브러시(27c)의 중심부에서 그 수가 가장 적고, 양단부에서 그 수가 가장 많기 때문에 브러시(27c)와 기판(1)과의 접촉 면적은 기판(1)의 중심부보다도 주변부 쪽이 커진다. 이에 따라, 브러시(27c)와 기판(1)이 접촉하는 시간×면적의 값은, 기판(1)의 전면에서 거의 균등하게 할 수 있다. 그렇기 때문에 매립 배선(23a)의 표면의 깎이는 양(에칭량)을 기판(1)의 전면에서 거의 균등하게 할 수 있었다.
본 발명자등의 실험에 따르면, 다음과 같은 조건으로 돌기(27c1)의 수를 최적화함으로써, 매립 배선(23a)의 표면의 깎이는 양은 기판(1)의 전면에서 거의 균등하게 되었다. 또, 여기서 사용한 기판(1)의 직경은 예를 들어 125 mm 정도, 기판(1)의 회전수는 예를 들어 22rpm 정도, 브러시(27c)의 직경은 예를 들어 55mm 정도이다. 브러시(27c)는 기판(1)과의 접촉면이 1mm 오목한 압력으로 기판(1)에 압착되었다.
기판의 중심에서 최외주까지를 10등분하여 각각의 영역에 접촉하는 돌기의 수를 브러시의 중심에서 단부에 따라서 점차로 증가시킨 바, 브러시의 회전수가 120rpm인 경우, 돌기의 최적 수는 기판의 중심 측에서 1, 1, 2, 3, 3, 4, 5, 6, 7, 8(개)였다. 또한, 브러시의 회전수가 30rpm인 경우, 돌기의 최적 수는 기판의 중심으로부터 3, 3, 8, 8, 8, 8, 8, 8, 8, 8(개)이었다.
브러시(27c)와 기판(1)이 접촉하는 시간×면적을 기판(1)의 전면에서 거의 균등하게 하는 것 외의 수단으로서는, 예를 들어 브러시(27c)의 중심부로부터 양단부를 향함에 따라 돌기(27c1)의 직경을 점차로 크게 하는(또는 브러시(27c)의 양단부에서 중심부를 향함에 따라 돌기(27c1)의 직경을 점차로 작게 한다) 등 브러시(27c)와 기판(1)과의 접촉 면적이 기판(1)의 중심부에 근접할수록 작아지고 기판(1)의 주변부에 근접할수록 커지도록, 돌기(27c1)의 크기, 형상, 개수 등을 변경하는 여러 가지 수단을 채용할 수 있다.
또한, 브러시(27c)와 기판(1)과의 접촉 면적을 기판(1)의 주변부로부터 중심부를 향함에 따라 작게 하는 상기 수단 대신, 기판(1)의 표면에 압박하는브러시(27c)의 압력을 기판(1)의 주변부에서 중심부를 향함에 따라 작아지게 (또는 중심부에서 주변부를 향함에 따라서 커지게) 해도 좋고, 이 경우에는 브러시(27c)와 기판(1)의 접촉 면적이 기판(1)의 전면에서 거의 동일하더라도 상기와 마찬가지의 효과가 얻어진다.
기판(1)의 표면에 압박되는 브러시(27c)의 압력을 기판(1)의 주변부로부터 중심부를 향함에 따라 작게 하기 위해서는, 예를 들어 브러시(27c)의 양단부에서 중심부에 향함에 따라 돌기(27c1)의 높이를 낮게 하거나, 브러시(27c)의 직경을 작게 하여도 좋다.
또한 기판 회전수/브러시 회전수의 비(이하, W/B 비라 함)를 최적화함으로써, 브러시(27c)의 중심부와 양단부 돌기(27c1)의 수를 바꾸지 않더라도 기판(1)의 면내의 균일성을 실현할 수 있다. 본 발명자등의 실험 결과에 따르면, 상기 롤형 세정 장치에서는 W/B 비=1.2 이상, 디스크형 세정 장치에서는, W/B 비=2.0 이상이 CMP 후 세정에 있어서 유효한 세정 조건이 되었다.
또, 이상과 같은 CMP 후 세정에 있어서 기판(1)면 내의 깎인 양을 균일화하는 기술에 대해서는, 본 발명자 등에 의한 특허출원 2000-176769호에 기재되어 있다.
상기 후 세정 처리에서는 롤형 세정 방식에 대하여 설명하였지만, 이것에 한정되는 것이 아니고 여러 가지 변경이 가능하며, 예를 들어 알칼리 세정에 있어서 디스크형 세정 방식을 채용할 수도 있다. 또한, 산 세정에 있어서 디스크형 세정 방식이나 펜(pen)형 세정방식을 채용할 수도 있다. 도 40은 디스크형 세정 방식의일례를 도시하고 있다. 도 40의 (a)는 평면도, (b)는 그 단면도이다. 기판(1)의 상하 면에 평면 원 형상의 디스크 브러시(28)를 배치한 상태에서 기판(1) 및 디스크 브러시(28)를 수평면 내에 회전시키면서 기판(1)의 표면을 세정한다. 또한, 도 41은 펜형 세정 방식의 일례를 도시하고 있다. 도 41의 (a)는 평면도, (b)는 그 단면도를 도시하고 있다. 기판(1)의 주면(매립 배선 형성면) 상에 펜 브러시(29)를 배치한 상태에서 기판(1)을 수평면 내에 회전시키면서 펜 브러시(29)를 회전 및 요동시켜 기판(1)의 주면이나 단부면을 세정한다. 펜 브러시(29)는 전단의 세정 처리(예를 들어 롤형 세정이나 디스크형 세정)로 제거할 수 없던 것을 제거하는 데 적합하다. 디스크 브러시(28) 및 펜 브러시(29)의 브러시 재질 등은 상기한 것과 동일하다.
상기 후 세정 처리가 종료된 기판(1)은 순수 린스 및 스핀 드라이를 한 후, 건조된 상태에서 언로더(25g)(도 36 참조)에 수용되어 복수 매 단위로 일괄되어 다음 공정으로 반송된다.
또, 방식처리가 종료된 기판(1)의 표면 건조를 막기 위한 침지처리부(기판 보관부)(25e)를 차광 구조로 하여 보관 중의 기판(1)의 표면에 조명광 등이 조사되지 않도록 할 수 있다. 이에 따라, 광기전력 효과에 의한 단락 전류의 발생을 막을 수 있게 된다. 침지처리부(25e)를 차광 구조로 하기 위해서는, 구체적으로 침지조(스토커)의 주위를 차광 시트 등으로 피복함으로써 침지조(스토커) 내부의 조도를 적어도 500룩스 이하, 바람직하게는 300룩스 이하, 더욱 바람직하게는 100룩스 이하로 한다.
또한, 연마 처리 직후, 즉 그 표면에 남은 연마 슬러리 중의 산화제에 의한 전기 화학적 부식 반응이 개시되기 전에 즉시 건조 처리부에 반송하여, 연마슬러리 중의 수분이 강제 건조에 의해 제거되어도 좋다. 이 경우, 연마 처리부(25b, 25c)에서 연마 처리에 첨부된 기판(1)은 연마 처리의 직후, 즉 그 표면에 남은 연마 슬러리 중의 산화제에 의한 전기 화학적 부식 반응이 개시되기 전에 즉시 건조 처리부에 반송하여, 연마 슬러리 중의 수분이 강제 건조에 의해서 제거된다. 그 후, 기판(1)은 건조 상태가 유지된 채로 후 세정 처리부(25f)로 반송되고, 후 세정 처리에 첨부된 후, 순수 린스 및 스핀 드라이를 지나서 언로더(25g)에 수용된다. 이 경우, 연마 처리의 직후부터 후 세정이 개시되기까지의 사이에 기판(1)의 표면이 건조 상태로 유지되기 때문에 전기 화학적 부식 반응의 개시가 억제되고, 이에 따라 Cu 배선의 부식을 유효하게 방지하는 것이 가능해진다.
다음으로, 상기 후처리에서 캡막의 형성 처리에 이용한 플라즈마 처리 장치의 일례를 설명한다.
도 42는 플라즈마 처리 장치(30)의 일례를 나타낸 단면도(a) 및 평면도(b)이다. 또, 이 플라즈마 처리에 대해서는 본원 발명자 등에 의한 특원평11-226876호에 기재되어 있다.
이 플라즈마 처리 장치(30)로서 예를 들어 AMAT사 제 P5000을 사용하고 있다. 플라즈마 처리 장치(30)에는 로드 로크 챔버(load lock chamber)(30a)에 두 개의 처리 챔버(process chamber)(30b1, 30b2)와 카세트 인터페이스(30c)가 부착되어 있다. 로드 로크 챔버(30a) 내에는 기판(1)을 반송하는 로봇(30d)을 구비한다.로드 로크 챔버(30a)와 처리 챔버(30b1, 30b2) 사이에, 처리 중에도 로드 로크 챔버(30a) 내의 고 진공 상태가 계속 될 수 있도록 게이트 밸브(30e)를 구비한다.
처리 챔버(30b1, 30b2) 내에는 기판(1)을 유지하는 서셉터(susceptor)(30f), 가스류를 갖추는 배플판(baffle plate)(30g), 서셉터(30f)를 지지하는 지지부재(30h), 서셉터(30f)에 대향하여 배치되는 메쉬(mesh) 형상의 전극(30i), 배플판(30g)에 거의 대향하여 배치된 절연판(30j)을 구비하고 있다. 절연판(30j)은 서셉터(30f)와 전극 (30i) 사이 이외의 불필요한 영역에서의 기생 방전을 억제하는 작용이 있다. 서셉터(30f)의 이면 측에는 반사 유닛(30k) 내에 설치된 램프(30m)가 배치되고 램프(30m)를 발하는 적외선(30n)이 석영창(quartz window) 3p를 통과하여 서셉터(30f) 및 기판(1)에 조사된다. 이에 의하여 기판(1)이 가열된다. 즉, 기판(1)은 서셉터(30f) 상에 페이스 업(face up)(주면, 즉, 매립 배선 형성면을 위로 한 상태)으로 설치된다.
처리 챔버(30b1, 30b2)는 그 내부를 고 진공으로 배기하는 것이 가능하고, 처리 가스 및 고주파 전력이 가스 포트(30q)에서 공급된다. 처리 가스는 메쉬 형상의 전극(30i)을 통과하여 기판(1)의 근방에 공급된다. 처리 가스는 진공 매니폴드(manifold)(30r)에서 배출되고, 처리가스의 공급유량 및 배기속도를 제어함으로써 압력이 제어된다. 고주파 전력이 전극(30i)에 인가되어, 서셉터(30f)와 전극(30i) 사이에서 플라즈마를 생성한다. 고주파 전력은 예를 들어 13.56MHz의 주파수를 이용한다.
처리 챔버(30b1)에서는 예를 들어 상기 수소 플라즈마 처리 및 암모니아 플라즈마 처리가 행하여진다. 단, 이 수소 플라즈마 처리와 암모니아 플라즈마 처리를 별개의 플라즈마 처리 챔버에서 행하여도 좋다. 또한, 처리 챔버(30b2)에서는, 상기 캡막(질화실리콘 막)의 피착이 행하여진다. 처리 챔버(30b1)와 처리 챔버(30b2)와는 로드 로크 챔버(30a)를 통해 기계적으로 접속되어 있기 때문에, 상기 수소 플라즈마 처리 및 암모니아 플라즈마 처리 후에 진공 파괴되지 않고 기판(1)을 처리 챔버(30b2)로 반송할 수가 있어, 상기 플라즈마 처리(후처리)와 캡막의 형성을 연속적으로 행할 수 있다.
플라즈마 처리(후처리)에 있어서는 예를 들어 다음과 같이 한다. 카세트 인터페이스(30c)에서 기판(1)이 로봇(30d)에 의해 로드 로크 챔버(30a)로 반입된다. 로드 로크 챔버(30a)를 충분한 감압 상태가 될 때까지 진공 배기하고, 로봇(30d)을 이용하여 처리 챔버(30b1)에 기판(1)을 반송한다. 처리 챔버(30b1)의 게이트 밸브(30e)를 폐쇄하고 처리 챔버(30b1) 안이 충분한 진공도로 될 때까지 배기한 후, 처리 챔버(30b1)에 수소 가스 또는 암모니아 가스를 도입하여 압력 조정을 행함으로써 소정의 압력으로 유지한다. 그 후, 고주파 전원으로부터 전극(30i)에 전계를 인가하여, 상기한 바와 같이 기판(1)의 표면을 플라즈마 처리한다. 소정 시간의 경과 후 고주파 전계를 정지하여 플라즈마를 정지한다. 그 후, 처리 챔버(30b1) 내를 진공 배기하고, 게이트 밸브(30e)를 개방하여 로봇(30d)에 의해 기판(1)을 로드 로크 챔버(30a)로 반출한다. 또, 로드 로크 챔버(30a)는 고 진공 상태로 유지되어 있기 때문에, 기판(1)의 표면이 대기 분위기에 노출되는 일이 없다.
계속해서, 캡막의 형성에 있어서는 예를 들어 다음과 같이 한다. 우선, 로봇(30d)을 이용하여 기판(1)을 처리 챔버(30b2)로 반송한다. 처리 챔버(30b2)의 게이트 밸브(30e)를 폐쇄하고 처리 챔버(30b2) 안이 충분한 진공도가 될 때까지 배기한 후, 처리 챔버(30b2)에 실란(SiH4), 암모니아, 질소의 혼합 가스를 도입하여 압력 조정을 행함으로써 소정의 압력으로 유지한다. 그 후, 고주파 전원으로부터 전극(30i)에 전계를 인가하여 플라즈마를 발생시켜, 상기 캡막용의 절연막(19b)(도 33 참조)을 피착한다. 소정 시간의 경과 후 고주파 전계를 정지하여 플라즈마를 정지한다. 그 후, 처리 챔버(30b2) 안을 진공 배기하고, 게이트 밸브(30e)를 개방하여 로봇(30s)에 의해 기판(1)을 로드 로크 챔버(30a)로 반출한다. 또한, 로봇(30d)을 이용하여 카세트 인터페이스(30c)에 기판(1)을 배출한다.
(실시형태 2)
본 실시의 형태에 있어서는 상기 CMP 후 세정 처리의 변형예를 설명한다.
도 43은 그 흐름도를 도시하고 있다. 여기서는 CMP 처리 후(공정(104)), 상기 환원 처리를 행하고(공정(106)), 그 후 알칼리 세정(공정(105)), 산 세정(공정(107))의 순서대로 후 세정 처리를 행하는 경우를 예시하고 있다. 그것 이외는, 상기 실시형태 1과 동일하다. 이 경우도 상기 실시형태 1로 설명한 CMP 후 세정 처리와 마찬가지의 효과가 얻어진다. 이 경우, CMP 장치에 환원 처리부를 설치해도 좋다.
또한, 도 44는 다른 예의 흐름도를 도시하고 있다. 여기서는 알칼리 세정을행하지 않고, 산 세정만을 행하는 경우에 본 발명을 적용한 경우를 예시하고 있다. 그것 이외에는 상기 실시형태 1과 동일하다. 산 세정만을 행하더라도 TDDB 특성이 개선된다. 이것은 손상층의 제거에 의해 계면의 특성을 향상할 수 있기 때문이라고 생각된다. 이 경우도 CMP 장치에 환원 처리부를 설치하도록 해도 좋다.
(실시형태 3)
본 실시의 형태에 있어서는, 상기 후처리의 변형예를 설명한다.
도 43은 그 흐름도의 일부를 도시하고 있다. 여기서는, 암모니아 플라즈마 처리 후에 수소 플라즈마 처리를 진공 상태를 유지한 채로 연속하여 행하는 경우가 예시되어 있다. 그것 이외에는, 상기 실시형태 1, 2와 동일하다. 또, 도 44는 후처리에 있어서 암모니아 플라즈마 처리만을 행하는 경우가 예시되어 있다. 그것 이외에는, 상기 실시형태 1, 2와 동일하다. 이들의 경우, 배선 저항은 상기 실시형태 1, 2의 경우보다 저하된 것이었음에도 TDDB 수명을 향상시킬 수 있었다.
(실시형태 4)
본 실시의 형태에 있어서 상기 후처리의 변형예를 설명한다.
도 47은, 그 흐름도의 일부를 도시하고 있다. 여기서는 건조 처리(공정(108)) 후, 수소 플라즈마 처리(공정 (109))의 전에, 수소 어닐링 처리(공정(200))를 행하는 경우가 예시되어 있다. 즉, 건조 처리(공정(108)), 수소 어닐링 처리(공정(200)), 수소 플라즈마 처리(공정(109)), 암모니아 플라즈마 처리(공정(110)), 캡막 형성 처리(공정(111))의 순서대로 처리를 행하는 경우가 예시되어 있다.
또한, 도 48에는 도 47의 후처리의 순서를 바꾼 경우가 예시되어 있다. 즉, 수소 어닐링(공정(200)), 암모니아 플라즈마(공정(110)), 수소 플라즈마(공정(109))를 순서대로 행하는 경우가 예시되어 있다.
또한, 도 49에는 수소 어닐링(공정(200))후, 후처리로서 암모니아 플라즈마(공정(110))만을 행하는 경우가 예시되어 있다. 즉, 수소 어닐링(공정(200)), 암모니아 플라즈마(공정(110)), 캡막 형성 처리(공정(111))를 순서대로 행하는 경우가 예시되어 있다.
어느 경우에 있어서도, 수소 어닐링의 조건으로서 처리 온도는 예를 들어 200~475℃, 바람직하게는 300℃ 정도, 처리 시간은 예를 들어 0.5~5분, 바람직하게는 2분 정도로 하였다.
이 방법은 특히 매립 배선용의 구리로 이루어지는 주도체막을 도금법으로 형성하는 경우에 적합하다. 또, 후 세정 처리 중 또는 그 직전의 환원 처리에 있어서 수소 어닐링을 행하지 않은 경우에 적합하다. 이와 같이 수소 어닐링 처리(공정(200))를 실시함으로써, 도금법에 의해서 형성된 구리를 재 결정화시킬 수 있기 때문에, 배선 저항을 줄이는 것이 가능해진다. 또, 이 수소 어닐링 처리를 행하지 않고서 캡막(절연막(19b))을 피착하면 열응력에 의해서 캡막의 박리가 생기는 경우가 있지만, 수소 어닐링 처리를 실시함으로써 그것을 억제 또는 방지할 수 있다.
또, 상기 실시형태 3의 후처리에 있어서 수소 플라즈마 및 암모니아 플라즈마 처리를 행하는 수단 및 본 실시의 형태4의 수단은 도 50이나 도 51에 도시한 바와 같이 CMP 후 세정 처리 중 또는 그 직전에 환원 처리를 행하지 않은 경우와 조합하더라도 각 수단의 효과를 얻을 수 있다. 도 50은 CMP 후 세정에 있어서 알칼리 세정(공정(105)) 및 산 세정(공정(107))을 순서대로 행하는 경우, 도 51은 CMP 후 세정에 있어서 산 세정(공정(107))만을 행하는 경우가 각각 예시되어 있다.
(실시형태 5)
본 실시의 형태의 반도체 집적 회로 장치의 제조방법을 도 52~도 61에 의해서 설명한다.
도 52는 구리를 주성분으로 하는 매립 배선의 형성에 이용하는 CMP 장치의 전체 구성의 일례를 도시한 개략도이다.
도시한 바와 같이, CMP 장치(31)는 연마 처리부(31a)와 그 후단에 설치된 후 세정부(31b)를 구비하고 있다. 연마 처리부(31a)에는 기판(1)의 연마 처리를 행하는 2 대의 정반(제1 정반(31c1), 제2 정반(31c2)), 연마 처리가 끝난 기판(1)을 예비 세정하여, 그 표면에 방식 처리를 실시하는 크린 스테이션(clean station)(31d), 기판(1)을 로더(loader)(31e), 제1 정반(31c1), 제2 정반(31c2), 크린 스테이션(31d), 언로더(31f) 사이로 이동시키는 회전 아암(rotary arm)(31g) 등이 설치되어 있다.
연마 처리부(31a)의 후단에는 예비 세정이 끝난 기판(1)의 표면을 스크럽 세정하는 후 세정부(31b)가 설치되어 있다. 후 세정부(31b)에는 로더(31h), 제1 세정부(31i1), 제2 세정부(31i2), 스핀 드라이어(31j), 언로더(31k) 등이 설치되어 있다. 또한, 후 세정부(31b)는 세정 중의 기판(1)의 표면에 광 조사되는 것을 막기 위해 전체가 차광벽(31m)으로 둘러싸이고, 내부가 180룩스, 바람직하게는 100룩스 이하의 암실 상태로 되어있다. 이것은 표면에 연마액이 부착된 기판(1)에 습기가 많은 상태에서 광이 조사되면, 실리콘의 광기전력에 의해서 pn 접합에 단락 전류가 흘러, pn 접합의 p측(+측)에 접속된 Cu 배선의 표면에서 Cu 이온이 해리되어 배선부식을 야기하기 때문이다.
도 53에 도시한 바와 같이 제1 정반(31c1)은 그 하부에 설치된 구동 기구(31n)에 의해 수평면 내에서 회전 구동한다. 또한, 제1 정반(31c1)의 상면에는 다수의 기공을 구비한 폴리우레탄 등의 합성수지를 균일하게 접착하여 형성한 연마 패드(31p)가 부착되어 있다. 제1 정반(31c1)의 상측에는 구동 기구(31q)에 의해 상하 이동 및 수평면 내에서 회전 구동하는 웨이퍼 캐리어(31r)가 설치되어 있다. 기판(1)은 이 웨이퍼 캐리어(31r)의 하단부에 설치된 웨이퍼 척(wafer chuck)(31s) 및 리테이너 링(retainer ring)(31t)에 의해 그 주면(피 연마면)을 하향으로 하여 유지되며, 소정의 하중으로 연마 패드(31p)에 압박된다. 연마 패드(31p)의 표면과 기판(1)의 피 연마면 사이에는 슬러리 공급관(31u)을 통하여 슬러리(연마액) S가 공급되어 기판(1)의 피 연마면이 화학적 및 기계적으로 연마된다. 또한, 제1 정반(31c1)의 상측에는 구동 기구(31v)에 의해서 상하 이동 및 수평면 내에서 회전 구동하는 드레서(31w)가 설치되어 있다. 드레서(31w)의 하단부에는 다이아몬드 입자를 전착한(electro-deposited) 기재(base member)가 부착되고 있고, 연마 패드(31p)의 표면은 연마 지립으로 막히는 것을 막기 위해, 이 기재에 의해 정기적으로 절삭된다. 또, 제2 정반(31c2)은 2개의 슬러리 공급관(31u, 31u)가 설치되어 있는 점을 제외하면 제1 정반(31c1)과 거의 동일한 구성으로 되어 있다.
상기 CMP 장치(31)를 사용하여 구리를 주성분으로 하는 매립 배선을 형성하기위해, 로더(31e)에 수용된 기판(1)을 회전 아암(31g)을 사용하여 연마 처리부(31a)로 반입한다. 이 기판(1)은 상기 도 23~도 25에서 설명한 것과 동일한 공정을 거친 것이다. 그리고, 우선, 도 54에 도시한 바와 같이 기판(1)을 제1 정반(31c1)의 위에 두고, 지립을 포함하지 않은 슬러리를 사용한 화학기계 연마(지립-프리 화학기계 연마)(제1 스텝의 CMP)를 행하여 상기 배선 홈(20a) 외부의 구리로 이루어진 주도체막(22a)을 도 55에 도시한 바와 같이 제거한다.
여기서 지립-프리 화학기계 연마란, 알루미나, 실리카 등의 분말로 이루어지는 지립의 함유량이 0.5% 중량 이하인 연마액(슬러리)을 사용한 화학기계 연마를 의미하며, 연마액으로서는 특히 지립의 함유량이 0.1 중량% 이하인 것이 바람직하고, 0.05 중량% 이하 혹은 0.01 중량% 이하의 것이 보다 바람직하다.
또한, 연마액으로서는 구리의 부식영역에 속하도록 그 pH가 조정된 것이 사용되며, 또한 도전성 배리어막(21a)에 대한 주도체막(22a)의 연마 선택비가 적어도 5 이상이 되도록 그 조성이 조정된 것이 사용된다. 이러한 연마액으로서 산화제와 유기산을 포함한 슬러리를 예시할 수 있다. 산화제로서는 과산화수소, 수산화암모늄, 질산암모늄, 염화암모늄 등을 예시할 수가 있으며, 유기산으로서는 시트르산, 말론산, 푸마르산, 말산, 아디핀산, 벤조산, 프탈산, 타르타르산, 젖산, 숙신산, 옥살산 등을 예시할 수 있다. 이들 중 과산화수소는 금속 성분을 포함하지 않고 또한 강산이 아니기 때문에 연마액으로 이용하기에 적합한 산화제이다. 또한, 시트르산은 식품첨가물로도 일반적으로 사용되고 있고 독성이 낮으며 폐액으로서의 해도 적고 냄새도 없으며 물에의 용해도도 높기 때문에, 연마액으로 이용하기에 적합한 유기산이다. 본 실시의 형태에서는 예를 들어 순수한 물에 5체적%의 과산화수소와 0.03중량%의 시트르산을 가하고, 지립의 함유량을 0.01중량% 미만으로 한 연마액을 사용한다.
상기 연마액으로 화학기계 연마를 행하면, 우선 구리 표면이 산화제에 의해 산화되어 표면에 얇은 산화층이 형성된다. 다음에 산화물을 수용성화 하는 물질이 공급되면 상기 산화층이 수용액으로 되어 용출되며, 상기 산화층의 두께가 감소한다. 산화층이 얇게 된 부분은 재차 산화성 물질에 노출되고 산화층의 두께가 증가하는데, 이 반응을 반복함으로써 화학기계 연마가 진행된다. 또, 이러한 지립-프리의 연마액을 사용한 화학기계 연마에 대해서는 본원 발명자 등에 의한 일본 특원평9-299937호 및 특원평10-317233호에 자세히 기재되어 있다.
연마의 조건은 일례로서 하중=250g/cm2, 웨이퍼 캐리어 회전 수=30rpm, 정반 회전 수=25rpm, 슬러리 유량=150cc/min으로 하고, 연마 패드는 미국 로델(Rodel)사의 경질 패드(IC1400)를 사용한다. 연마의 종점은 주도체막(22a)이 제거되어 기초의 도전성 배리어막(21a)이 노출된 시점으로 하며, 종점의 검출은 연마 대상이 주도체막(22a)에서 도전성 배리어막(21a)으로 되었을 때에 변화하는 정반 또는 웨이퍼 캐리어의 회전 토크 신호 강도를 검출함으로써 행한다. 또한, 연마 패드의 일부에 구멍을 뚫어 기판(1) 표면에서의 광반사 스펙트럼 변화에 기초하여 종점을 검출하거나, 슬러리의 광학적 스펙트럼 변화에 기초하여 종점을 검출하여도 좋다.
도 55에 도시한 바와 같이, 상기한 지립-프리 화학기계 연마를 행함으로써 배선 홈(20a) 외부의 주도체막(22a)은 거의 제거되어 하층의 도전성 배리어막(21a)이 노출되지만, 도 56의 (a), (b)에 확대하여 도시한 바와 같이 기초 단차에 기인하여 생긴 도전성 배리어막(21a)의 오목부(화살표로 나타낸다) 등에는 이 연마로서 제거할 수 없는 주도체막(22a)이 잔존한다.
다음에는, 배선 홈(20a) 외부의 도전성 배리어막(21a)과 그 상면에 국소적으로 남은 주도체막(22a)을 제거하기 위해 기판(1)을 상기 도 52~도 54에 나타낸 제1 정반(31c1)으로부터 제2정반(31c2)으로 옮겨, 지립을 포함한 연마액(슬러리)을 사용한 화학기계 연마(유지립 화학기계 연마)(제2 스텝의 CMP)를 행한다. 여기서 유지립 화학기계 연마란, 알루미나, 실리카 등의 분말로 이루어지는 지립의 함유량이 0.5 중량%보다도 많은 연마액을 사용한 화학기계 연마를 의미한다. 본 실시의 형태에서는 연마액으로서 순수한 물에 5체적%의 과산화수소, 0.03중량%의 시트르산 및 0.5중량%의 지립을 혼합한 것을 사용하지만, 이것에 한정되는 것은 아니다. 이 연마액은 상기한 슬러리 공급관(31u)을 통하여 제2 정반(31c2)의 연마 패드(31p)에 공급된다.
또한, 이 유지립 화학기계 연마에 있어서 도전성 배리어막(21a)의 윗면에 국소적으로 남은 주도체막(22a)의 제거에 이어, 배선 홈(20a) 외부의 도전성 배리어막(21a)을 제거한다. 그래서 도전성 배리어막(21a)에 대한 주도체막(22a)의 연마 선택비가 상기 지립-프리 화학기계 연마의 그것보다도 낮은 조건, 예를 들어 선택비 3 이하의 조건으로 연마를 행하여 배선 홈(20a) 내부의 주도체막(22a)의 표면이연마되는 것을 억제한다.
연마의 조건은 일례로서 하중=120g/cm2, 웨이퍼 캐리어 회전수=30rpm, 정반 회전수=25rpm, 슬러리 유량=150cc/min으로 하au, 연마 패드는, 로델사의 IC1400을 사용한다. 연마량은 도전성 배리어막(21a)의 막 두께 상당분으로 하며, 연마의 종점은 도전성 배리어막(21a)의 막 두께 및 연마 속도로부터 산출한 시간에 의해 제어한다.
도 57에 도시한 바와 같이 상기의 유지립 화학기계 연마를 행함으로써, 배선 홈(20a) 외부의 도전성 배리어막(21a)은 거의 제거되어 하층의 절연막(16d)이 노출되지만, 도 58의 (a), (b)에 확대하여 도시한 바와 같이 기초 단차에 기인하여 생긴 절연막(16d)의 오목부(화살표로 나타낸다) 등에는 상기한 연마로 제거할 수 없는 도전성 배리어막(21a)이 잔존한다.
다음에, 배선 홈(20a) 내부의 주도체막(22a)의 연마를 가능한 한 억제하면서, 배선 홈(20a) 외부의 절연막(16d) 상에 국소적으로 남은 도전성 배리어막(21a)을 제거하기 위한 선택적 화학기계 연마(제3 스텝의 CMP)를 행한다. 이 선택적 화학기계 연마는 주도체막(22a)에 대한 도전성 배리어막(21a)의 연마 선택비가 적어도 5 이상으로 되는 조건에서 행한다. 또한, 이 화학기계 연마는 주도체막(22a)의 연마 속도에 대한 절연막(16d)의 연마 속도의 비가 1보다 큰 조건에서 행한다.
상기 선택적 화학기계 연마를 행하기 위해서는 일반적으로 상기 유지립 화학기계 연마에서 사용한 것과 같은 0.5중량% 보다도 많은 지립을 함유하는 연마액에 방식제를 첨가한 것을 사용한다. 방식제란, 주도체막(22a)의 표면에 내식성의 보호막을 형성함으로써 연마의 진행을 저지 또는 억제하는 약제를 말하며 벤조트리아졸(BTA), BTA 카르본산 등의 BTA 유도체, 도데실메르캅탄, 트리아졸, 톨릴트리아졸 등이 사용되는데, 특히 BTA를 사용한 경우에 안정한 보호막을 형성할 수 있다.
방식제로서 BTA를 사용하는 경우 그 농도는 슬러리의 종류에 의하여서도 결정되지만, 통상은 0.001~1중량%, 보다 바람직하게는 0.01~1중량%, 더욱 바람직하게는 0.1~1중량%(3 단계)의 첨가로 충분한 효과가 얻어진다. 본 실시의 형태에서는 연마액으로서 상기 제2 스텝의 유지립 화학기계 연마에서 사용한 연마액에 방식제로서 0.1중량%의 BTA를 혼합한 것을 사용하지만, 이것에 한정되는 것은 아니다. 또한, 방식제의 첨가에 의한 연마 속도의 저하를 피하기 위해 폴리아크릴산, 폴리메타크릴산, 이들의 암모늄염 또는 에틸렌디아민사 아세트산(EDTA) 등을 필요에 따라서 첨가해도 좋다. 또, 이러한 방식제를 포함하는 슬러리를 사용한 화학기계 연마에 대해서는 본원 발명자 등에 의한 특원평10-209857호, 특원평9-299937호 및 특원평10-317233호에 자세히 기재되어 있다.
이 선택적 화학기계 연마(제3 스텝의 CMP)는 상기의 유지립 화학기계 연마(제2 스텝의 CMP)가 종료된 후, 이어서 도 52~도 54에 도시한 CMP 장치의 제2 정반(31c2) 상에서 행해진다. 방식제를 첨가한 연마액은 상기한 슬러리 공급관(31u)을 통하여 연마 패드(31p)의 표면에 공급된다. 연마의 조건은 일례로서 하중=120g/cm2, 웨이퍼 캐리어 회전수=30rpm, 정반 회전수=25rpm, 슬러리 유량=190cc/min으로 한다.
도 59 및 도 60의 (a), (b)에 도시한 바와 같이 상기한 선택적 화학기계 연마를 행함으로써, 배선 홈(20a) 외부의 도전성 배리어막(21a) 전부가 제거되어 배선 홈(20a) 내부에 매립 배선(23a)이 형성된다.
매립 배선(23a)의 형성이 완료된 상기 기판(1)의 표면에는 지립 등의 파티클이나 Cu 산화물 등의 금속 입자를 포함한 슬러리의 찌꺼기가 부착되어 있다. 그래서, 이 슬러리 찌꺼기를 제거하기 위해 우선, 상기 도 52에 도시한 크린 스테이션(31d)에서 BTA를 포함하는 순수한 물로 기판(1)을 세정한다. 이 때, 세정액에 800kHz 이상의 고주파 진동을 가하여 기판(1)의 표면에서 슬러리 찌꺼기를 유리시키는 메가소닉 세정을 병용해도 좋다. 다음에는 표면의 건조를 막기 위해 기판(1)을 습기가 많은 상태로 유지한 상태에서 연마 처리부(31a)에서 후 세정부(31b)로 반송하여, 제1 세정부(31i1)에 있어서 0.1중량%의 NH4OH를 포함하는 세정액을 이용한 스크럽 세정을 행하고, 계속해서 제2 세정부(31i2)에 있어서 순수한 물을 이용한 스크럽 세정을 행한다. 상기한 바와 같이, 후 세정부(31b)는 세정 중의 기판(1)의 표면에 광 조사되는 것으로 인해 매립 배선(23a)에 부식이 발생하는 것을 막기 위해서, 전체가 차광벽(31m)으로 덮어지고 있다.
상기 스크럽 세정(후 세정)이 완료된 기판(1)은 스핀 드라이어(31j)에서 건조된 후, 다음 공정으로 반송된다. 그 후의 공정은 상기 실시형태 1과 동일하다. 도 61은 상술한 매립 배선(23a)의 형성 프로세스의 일부를 나타내는 흐름도이다. 이것 이외의 공정은 상기 실시형태 1~4의 각 수단과 동일하다.
본 실시의 형태에 따르면, 상기 실시형태 1의 경우보다 TDDB 수명을 더욱 향상시킬 수 있다. 도 62는 본 실시형태 경우의 TDDB 수명을 나타낸 그래프이다. 본 실시형태 경우의 데이터는 라인 E에서 도시하고 있다. 참고를 위해, 처리 없음(라인 Ref)과 유지립 화학기계 연마의 경우(실시형태 1)의 데이터(라인 A)를 동시에 도시하고 있다. 또, 암모니아 플라즈마 처리를 행하지 않고, 지립-프리 화학기계 연마만을 행하여도 라인 F에 도시한 바와 같이 TDDB 특성이 개선된다. 이와 같이 지립-프리의 경우에 TDDB 수명이 향상되는 것은 산화 실리콘 막에 제공되는 손상을 저감할 수 있기 때문이라고 생각된다. 유지립의 경우, 슬러리에는 2/3㎛의 입경(2차 입경)의 지립(알루미나 등)이 포함된다. 이 지립에 의해 마이크로 스크래치가 생겨 산화 실리콘 막(절연막(16d))의 표면에 손상을 입힌다. 그러나, 지립-프리의 경우에는 슬러리에 지립이 포함되지 않고, 혹은 포함되고 있더라도 극히 소수이기 때문에, 손상을 대폭 경감할 수 있다. 이 때문에, TDDB 특성이 개선된 것이라고 생각된다.
(실시형태 6)
본 실시의 형태에 있어서는, 상기 실시형태 1의 CMP 후 세정 처리에 이어 산 세정 처리(도 22의 공정(107))에 있어서, 약액으로서 상기 유기산을 이용하거나 또는 불산과 유기산과의 혼합 약액을 이용한다. 이것 이외에는 상기 실시형태 1~5와 동일하다. 유기산으로서 예를 들어 시트르산을 이용한 경우, 예를 들어 브러시 스크럽 세정을 이용하며, 시트르산 농도를 5%, 세정 시간을 45초의 조건을 선택할 수 있다.
이와 같이 유기산 세정을 이용함으로써 CMP 등으로 생긴 표면의 손상층을 제거할 수 있다. 이에 따라 TDDB 수명을 향상할 수 있다. 도 63은 본 실시형태 경우의 TDDB 수명을 나타낸 그래프이다. 본 실시형태 경우의 시트르산을 적용한 데이터는 라인 H, HF 세정을 적용한 데이터는 라인 I에서 도시하고 있다. 참고를 위해, 처리 없음(라인 Ref)과 상기 실시형태 1의 데이터(라인 A)를 동시에 도시하고 있다. 또한, 유기산을 이용한 경우 기초적 영향을 주지 않고서 금속 이온만을 제거할 수 있는 효과도 있다. 즉, Fe, K, Ca 등의 불순물을 선택적으로 제거할 수 있다.
(실시형태 7)
도 64~도 66은 본 발명의 실시형태인 반도체 집적 회로 장치의 제조방법을 나타낸 평면도 및 단면도이다. 도 64~도 66에서는 배선부만 도시하고 있다.
도 64에 도시한 바와 같이 상기 실시형태 1과 마찬가지로 매립 배선(23a) 및 캡막용의 절연막(19b)을 형성한 후, 그 위에 산화 실리콘 막 등으로 이루어지는 저유전율의 절연막(16e) 및 TEOS를 원료 가스로 이용하여 플라즈마 CVD법에 의해 형성한 산화 실리콘 막 등으로 이루어지는 절연막(16f)을 형성한다.
저유전율의 절연막(16e)은 예를 들어 수소실세스키옥산(Hydrogen Silses quioxane)을 원료로 하는 무기계 SOG막, 테트라알콕시 실란(tetra alkoxy silane) + 알킬알콕시 실란(a1kyl alkoxy silane)을 원료로 하는 유기계 SOG막이라고 하는 도포형 절연막이나, 플라즈마 CVD법으로 막을 형성하는 플루오르 카본폴리머 막 등, 비유전율 (ε)이 3.0 이하인 산화 실리콘계 절연막에 의해 구성된다. 이러한 저유전율의 산화 실리콘 막을 이용함으로써 배선 간 기생 용량을 저감하고, 반도체집적 회로 장치의 동작 속도 향상을 추진할 수 있다.
다음에, 도 65의 (a)에 도시한 바와 같은 패턴으로, 도 65의 (b)에 도시한 바와 같이, 관통 홀(33)을 개구한다. 관통 홀(33)의 개구에는 포토리소그래피와 에칭을 이용한다. 그런데, 저유전율의 절연막(16e)은 표면이 성긴 막 구조를 지니고, Si-OH 결합을 많이 포함한다. 이 때문에, 그 상층에 형성하는 막의 막질이나 계면 상태가 좋지 않은 것은 경험적으로 판명되고 있다. 또, 도전성 배리어막(질화 티탄 등)을 그대로 처리하지 않은 채 막을 형성하면 TDDB 특성이 좋지 않은 것도 경험적으로 판명되고 있다. 그래서, 다음에는 상기 실시형태에서 설명한 암모니아 플라즈마 처리를 관통 홀(33) 내부 절연막(16e)의 노출부에 실시한다. 이에 따라, 표면의 Si-OH 결합이 개질되어 상기 실시형태 1에서 설명한 바와 같이 Si-O-N 결합으로 전환된다.
다음에, 도 66에 도시한 바와 같이, 관통 홀(33) 내에 예를 들어 질화 티탄 및 텅스텐으로 이루어지는 플러그(34)를 형성한다. 이 질화 티탄이 피착될 때 실시형태 1과 마찬가지로 Si-O-N 결합이 이탈하여, 질화 티탄과 저유전율의 절연막(16e)과의 계면이 개선됨으로써 접착성이 향상된다. 이러한 관통 홀 내의 플라즈마 처리를 배선 홈에도 적용할 수 있는 것은 물론이다.
또한, 암모니아 플라즈마 처리 대신에 수소 플라즈마 처리, 질소, 아르곤, 헬륨 등이 혼합된 플라즈마 처리여도 좋다. 물론, 상기한 암모니아 플라즈마 처리 및 수소 플라즈마 처리의 양방을 실시하여도 좋다. 이에 따라 더욱 효과를 향상시킬 수 있다. 이것 이외에는 상기 실시형태 1~6과 동일하다.
또, 관통 홀(33)의 개구 후에 포토레지스트 막을 제거하기 위한 에칭 공정에 있어서, 관통 홀(33) 바닥부 매립 배선(23a)의 표면이 산화되는 경우가 있다. 이러한 산화층을 제거하는 기술로서 예를 들어 특개평11-16912호 공보에 기재된 기술이 있다.
(실시형태 8)
상기한 바와 같이 구리 배선의 실용화에 있어서는, 구리의 확산을 방지하기 위한 배리어막이 필수라고 생각되고 있지만, 배선의 미세화와 함께 배선 단면적 중 차지하는 고저항의 배리어막의 단면적이 증가함으로써 배선 저항이 증가하는 결과, 배선 재료로서 구리를 적용한 장점이 없어지는 문제가 발생한다.
따라서, 본 발명자 등은 구리의 확산 현상에 대하여 새롭게 실험을 행하여 검토하였다. 그 결과, 본 발명자 등은 상기한 바와 같이 구리의 확산 현상에 대하여 본질적인 메커니즘을 처음으로 발견하였다. 도 67은 상기 각종 표면처리(암모니아 플라즈마 처리, 수소 플라즈마 처리, 수소 어닐링 처리, 질소 플라즈마 처리) 및 처리 시의 구리 배선 중의 실리콘 함유량을 나타낸 그래프이다. 또, 이 검사 결과는 상기 구리 배선(TiN 막(배리어막)을 포함함)의 형성 공정, 상기 세정 공정(환원 처리를 포함하지 않음), 상기 각종 표면처리 공정(각 단독의 플라즈마 처리만), 상기 캡막의 형성 공정 및 상기 층간 절연막의 형성 공정 후에 행한 검사에 의해 작성된 것이다. 또한, 산소나 유황 등과 같은 다른 불순물에 있어서도 실리콘과 같은 결과가 얻어진다고 생각된다. ·
각종의 표면처리에 있어서의 구리 실리사이드는 상기한 바와 같이 주로캡막(질화실리콘 등)의 막 형성 시의 세트 플로우에 의한 것이다. 이 검사 시점에서의 수소 어닐링 처리 및 질소 플라즈마 처리를 암모니아 플라즈마 처리나 수소 플라즈마 처리와 비교해보면, 구리 배선의 표면 근방(d=10~60 nm 정도) 및 내부(d=90~300 nm 정도)에 있어서의 Si의 함유량이 많다. 특히 표면 근방에서 매우 많은 것을 알 수 있다. 이들의 처리에서는 상기 도 21에 도시한 바와 같이 TDDB 특성이 나빴다.
한편, 이 검사 시점에서의 암모니아 플라즈마 처리나 수소 플라즈마 처리를 수소 어닐링 처리 및 질소 플라즈마 처리에 비교해보면, 구리 배선의 표면 근방 및 내부에 있을 수 있는 실리콘의 함유량이 적다. 특히, 표면 근방에서의 실리콘의 함유량이 매우 적다. 즉, 이들 처리에서는 구리 배선에 있어서의 불순물의 함유량이 적은데다가, 배선 홈이 형성된 절연막 표면의 청정도가 높고, 또한 배선 홈이 형성된 절연막 표면의 댕글링 결합 등이 적다. 따라서 상기 도 21에 도시한 바와 같이 TDDB 특성이 양호하였다. 이와 같이 TiN 막(도전성 배리어막)이 있는 경우에 있어서 TDDB 특성은 계면의 영향만으로 결정된다.
이러한 새로운 견지로부터 본 발명자 등은 배선 홈 내의 측벽부 및 바닥부에 이온화되어 있지 않은 중성 Cu를 막 형성하는 것(구리의 순도를 올리는 것), 상기 암모니아 플라즈마 처리 또는 수소 플라즈마 처리를 실시하는 것, 혹은 이들과 상기 CMP 처리 또는 세정 처리 등을 조합하는 것에 의해 배리어막의 두께를 10nm 미만으로 얇게 하거나, 혹은 배리어막 자체를 없애버리더라도 Cu 배선을 구비하는 반도체 집적 회로 장치의 TDDB 수명을 향상시킬 수 있는 것을 처음으로 발견하였다.
여기서 도 68에 배선 저항(TiN·xnm/TiN·50nm 비)의 TiN 막(배리어막) 두께의 의존성을 나타낸다. 본 도면은 배선 폭이 예를 들어 0.4㎛ 정도 및 1.0㎛ 정도, 배선 홈의 깊이가 예를 들어 0.4㎛ 정도의 홈 형상에 대하여 배선 저항의 실측값과 이론값(계산값)을 도시하고 있다. 또, TiN 막의 두께는 배선 홈 바닥부의 막 두께로 한다.
이 도 68로부터 TiN 막(배리어막)의 두께가 얇아지는 것과 함께 배선 저항도 감소하여 계산값과 실측값이 거의 일치하는 것을 알 수 있다. 따라서, TiN의 막 두께가 50nm인 경우의 배선 저항과 비교하여 TiN 막이 없는 경우에는, 배선 폭이 0.4㎛ 정도인 경우 19%, 배선 폭이 1.0㎛ 정도의 경우에 15% 정도 배선 저항을 대폭 저감할 수 있다. 또한, TiN 막의 두께가 10nm 정도의 경우에도, 배선 폭이 0.4㎛ 정도인 경우에 16%, 배선 폭이 1.0㎛ 정도인 경우에 12% 정도 배선 저항을 저감할 수 있는 것을 알 수 있다.
또한, 도 69에 구리 배선을 롱쓰로우 스퍼터링법에 의해 형성한 경우, TDDB 특성의 TiN 막 의존성을 나타낸다. 본 도면으로부터 TiN 막의 두께가 10~50nm 정도인 TDDB 특성은 상술한 바와 동등함을 알 수 있다. 한편, TiN 막이 없는 경우 시료의 TDDB 특성은 TiN 막이 10~50 nm 정도인 TDDB 특성과 비교하여, 기울기가 느슨해지지만, 새로운 시스템 목표(예를 들어 0.2MV/cm, 110℃, 10년=3×108초)를 충분히 넘는 것을 알 수 있다.
또한, 도 70에 TiN 막이 없는 경우 및 TiN 막의 두께가 10nm 정도로 형성된경우에 있어서, 각각의 구리 배선에서의 열처리 유무에 의한 TDDB 특성을 도시한다. 본 도면으로부터, TiN 막이 없는 시료라도 예를 들어 400℃, 3시간의 열처리로 TDDB 특성이 열화되지 않는 것을 알 수 있다. 이 도 69 및 도 70의 평가 결과로부터 TiN 막이 없는 경우, 즉, 구리만으로 배선을 구성한 경우에도 충분한 신뢰도를 달성할 수 있어, 실용적인 Cu 배선을 형성하는 것이 가능함이 본 발명자 등의 실험에 의해 처음으로 판명되었다. 또, 이것에 대해서는, 본 발명자 등에 의한 특허출원 2000-104015호에 기재가 있다.
다음에는, 본 실시의 형태의 반도체 집적 회로 장치의 배선 구조의 구체예를 도 71에 도시한다. 도 71은 반도체 집적 회로 장치의 배선부를 추출하여 도시한 단면도이고, (a)는 단일 상감법에 의해 형성된 개소, (b)는 이중 상감법에 의해 형성된 개소를 각각 도시하고 있다.
또, 도 71에 있어서 부호 (16g), (16i)는 절연막(16a)과 동일한 저유전율의 절연막에서 선택된 재료로 이루어졌으며, 부호 (16h), (16j)는 절연막(16b)과 동일한 재료로 이루어진다. 또한, 동일 도면 (b)에 있어서, 절연막(16c, 16d)에 제1 층 배선(M1)의 상면 일부가 노출된 것 같은 관통 홀(35)이 형성되어 있는 경우가 예시되어 있다. 부호(19c)는 예를 들어 질화실리콘으로 이루어진다.
배선의 폭(배선 홈(20a)의 폭) 및 인접 배선 간격(인접 배선의 상호 대향하는 측면에서 측면까지의 거리)은 예를 들어 0.4㎛ 이하이다. 본 발명자 등이 검토하고 있는 배선 폭 및 인접 배선 간격은 예를 들어 0.25㎛ 이하, 혹은 0.2㎛ 이하의 배선 구조를 구비하는 반도체 집적 회로 장치이다. 배선 홈(42)의 어스펙트비는 예를 들어 1이다.
또한, 도전성 배리어막(21a)의 두께는 예를 들어 10nm 미만, 바람직하게는 6~7nm 정도이다. 본 실시의 형태에 있어서, 그 막 두께를 예를 들어 5nm 이하, 또는 그것보다도 얇은 3nm 이하, 혹은 더욱 얇은 2nm 정도에서도 TDDB 특성을 향상시킬 수 있었다. 여기서 말하는 도전성 배리어막(21a)의 두께는 가장 얇게 피착된 면 부분을 가리키고 있다. 즉, 여기서 상술한 바와 같이 배선 개구부(배선 홈(20a)) 또는 관통 홀(35) 내의 도전성 배리어막(21a)의 두께에 있어서 측벽부가 가장 얇게 피착된 것으로 그 측벽부 도전성 배리어막(21a)의 두께를 가리키고 있다. 그리고 또한 그 경우에, 예를 들어 다음의 2가지의 구조가 있다. 하나는 배선 개구부 내의 측벽부(홈이나 구멍의 바닥부 모퉁이를 포함한다)에 있어서, 도전성 배리어막(21a)이 가장 얇은 부분의 두께가 상기 두께(예를 들어10nm 미만, 바람직하게는 6~7nm 정도, 5nm 이하, 3nm 이하, 또는 2nm 정도)이다. 다른 하나는 배선 개구부 내의 측벽부에서 도전성 배리어막(21a)의 가장 두꺼운 부분의 두께가 상기 두께(예를 들어10nm 미만, 바람직하게는 6~7nm 정도, 5nm 이하, 3nm 이하, 또는 2nm 정도)이다.
상기한 바와 같이 두께10nm 미만의 도전성 배리어막(21a)을 형성한 것에 의해 도전성 배리어막(21a) 쪽이 절연막(16b, 16c, 16d, 16g, 16h)과의 밀착성에 있어 구리 막보다 좋기 때문에, CMP 처리 시에 주도체막(22a)이 박리되는 것을 방지할 수 있다. 또한, 도전성 배리어막(21a)을 설치하지 않은 경우(후의 실시형태에서 설명)와 비교해볼 때 배선 저항은 상승하지만 신뢰성이 높은 구리배선 구조를실현할 수 있다. 또한, 도전성 배리어막(21a)을 설치하지 않은 경우와 비교해볼 때 TDDB 특성을 향상시킬 수 있다. 이것은 도전성 배리어막(21a)이 전혀 없는 경우, 주도체막(22a)의 형성 시에 구리가 배선 홈(20a)의 측벽부와 충돌하여 SiO2와 반응하는 결과, 구리 이온이 약간 발생하기 때문이라고 생각된다. 열처리 후에도 TDDB 특성이 열화되지 않는 것으로부터, 그 약간의 Cu/SiO2계면의 구리이온층이 영향을 주고 있다고 생각된다. 따라서 본 실시형태에 따르면 불과 10nm 미만의 도전성 배리어막(21a)이라도 이온화된 구리에 대한 배리어가 되어 TDDB 특성을 향상시킬 수 있다고 생각된다.
또한, 주도체막의 구리 이외의 성분의 농도는 0.8atomic% 이하 또는 0.2 atomic% 이하이다. 또한, 본 발명자등의 실측 결과에서 구리 이외의 성분의 농도를 예를 들어 0.08atomic% 이하, 또는 그것보다 낮은 0.05atomic% 이하, 혹은 그것보다도 더욱 낮은 0.02atomic% 이하로 하는 것이 가능했다. 이 구리 이외의 성분의 농도 값은 반도체 칩이 완성된 시점, 즉, 웨이퍼 프로세스를 지나 반도체 웨이퍼로부터 반도체 칩이 추출된 시점에서의 값이고, 구리 이외의 성분이 구리 배선 형성 후의 절연막이나 금속막의 형성 처리시간 등의 열(예를 들어 텅스텐 등은 막 형성 시에 450℃ 정도의 열이 가해진다)에 의해 구리 배선 중으로 확산된 것을 상정하여 산출한 값이다. 실제의 구리 배선에 있어서 구리 이외의 성분은 구리 배선의 상층부(캡막이 접하는 부분)의 농도가 높고, 구리 배선의 중심을 향할수록 점차 얇아지는 상태로 분포하고 있다고 생각된다. 구리 이외의 성분으로서는 예를 들어실리콘, 산소, 유황(유황은 구리 배선을 도금법으로 형성한 경우 고려한다) 또는 이들의 임의의 조합이다.
또, 층간 절연막의 재료로서 절연막(16a) 등의 저유전율 재료 대신에 산화 실리콘 막을 이용하는 것도 가능하다. 또한, PSG 막을 이용한 경우 Cu의 확산을 방지하는 기능을 갖기 때문에, TDDB 수명을 더욱 향상시키는 것이 가능해진다. 따라서 반도체 집적 회로 장치의 신뢰성을 더욱 향상시키는 것이 가능해진다.
다음에는, 이러한 단일 상감법에 의한 구리배선 구조의 형성 방법의 일례를 도 72~도 76에 의해 설명한다. 또, 도 72~도 76 각각의 (a)는 반도체 집적 회로 장치의 제조공정 중의 주요부 평면도를 나타내며, (b)는 각 도(a)의 A-A선의 단면도를 도시하고 있다. 또한, 도 72~도 75의 (a)는 평면도이지만, 도면을 이해하기 쉽게 하기 위해서 금속막에 해칭(hatching)을 붙인다.
우선 도 72에 도시한 바와 같이, 배선 홈(20a)을 형성한다. 배선 홈(20a)의 저면에서 플러그(18)의 상면이 노출되고 있다. 계속해서, 도 73에 도시한 바와 같이, 예를 들어 탄탈(Ta)로 이루어지는 도전성 배리어막(21a)을, 예를 들어 30nm 정도의 피착 막 두께로 스퍼터링법 등에 의해 피착한다. 이 때, 배선 홈(20a)의 측벽부에는 가장 두꺼운 곳에서 또는 가장 얇은 곳에서, 예를 들어 10nm미만 이하, 6~7nm 정도의 도전성 배리어막(21a)이 피착된다. 또, 여기서는 도전성 배리어막을 탄탈(Ta)로 하고 있지만, 상기한 바와 마찬가지로 질화 티탄(TiN)이나 그 외에 예시한 막이라도 좋다.
그 후, 도전성 배리어막(21a) 상에, 구리로 이루어지는 주도체막(422a)을 예를 들어 300nm 정도의 피착 막 두께로 스퍼터링법에 의해 피착한다. 이 때의 조건은 예를 들어 다음과 같다. 압력은 예를 들어 0.02Pa, 직류(DC) 파워는 예를 들어 10kW, 타깃과 기판(1)과의 거리는 예를 들어 300~400 mm, 온도는 예를 들어 실온이다.
이와 같이 본 실시의 형태에 있어서는 주도체막(22a)을 스퍼터링법에 의해 피착함으로써 CVD법이나 도금법과 비교하여, 화합물의 생성을 매우 적게 할 수 있다. 또한, 그 때의 타깃으로서 예를 들면 99.999%(5N) 이상 바람직하게는, 99.9999%(6N) 이상의 순도 높은 무산소 Cu를 사용했다. 이에 따라 예를 들어 막 형성 시 주도체막(22a) 중의 구리 농도를 99.999% 이상, 바람직하게는 99.9999% 이상으로 할 수 있다. 따라서, 더욱 순도 높은 구리를 피착할 수 있다.
도전성 배리어막(21a) 및 주도체막(22a)의 피착에 있어서 통상의 스퍼터링법도 좋지만, 롱쓰로우 스퍼터링법이나 콜리메이트 스퍼터링법 등과 같은 지향성 높은 스퍼터링법을 이용하여도 좋다. 그 경우 배선 홈(20a)에의 금속막 커버리지를 향상시킬 수 있다.
계속해서, 수소 어닐링 처리를 실시한다. 이에 따라 주도체막(22a)을 배선 홈(20a) 내에 양호하게 매립한다. 그 때의 조건은 예를 들어 475℃, 3분, 26.6644×102Pa, 500cm3/min 정도이다.
계속해서, 주도체막(22a) 및 도전성 배리어막(21a)을 도 74에 도시한 바와 같이, 상기 실시형태 1~7에서 설명한 것과 동일한 CMP 법 등에 의해 연마하여 여분의 부분을 제거함으로써 주도체막(22a)을 형성한다. 계속해서, 상기 실시형태에서 설명한 것과 동일한 방식 프로세스 및 후 세정 처리를 실시한다. 그 후 도 75의 음영 해칭으로 도시한 바와 같이, 절연막(16d) 및 주도체막(22a)의 표면에 대해 상기 실시형태 1~4에서 설명한 바와 같이 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 실시한다.
암모니아 플라즈마 처리를 실시함으로써 절연막(16d) 등의 표면 부분에 SiH 결합 및 SiN 결합이 형성되는 결과, 절연막(16d) 표면 부분의 막질, 청정도 및 전기적인 안정성을 향상할 수 있고, 구리의 확산 방지 성능을 향상시키는 것이 가능해진다. 또, 상기 실시형태 1에서 설명한 바와 같이, 캡막과의 접착성을 향상시키는 것도 가능해진다. 또, 주도체막(22a)의 표면 부분에서는 질화 구리(CuN)가 형성되고 그 질화 구리가 후의 공정에서 실리콘이나 산소의 결합을 저지하도록 작용하는 결과, 구리 실리사이드나 산화구리의 형성을 방지할 수 있고, 구리의 순도를 향상시키는 것이 가능해진다. 따라서 구리의 확산을 방지할 수 있고, TDDB 수명을 향상시키는 것이 가능해진다. 또, 구리의 순도가 높기 때문에 반도체 칩으로 완성된 상태에서 구리 배선의 저항을 목적대로 줄일 수 있다. 이 때문에 반도체 집적 회로 장치의 성능을 향상시키는 것이 가능해진다.
또한, 수소 플라즈마 처리를 실시함으로써 절연막(16d)의 표면 부분에서 SiH 결합이 형성되는 결과, 암모니아 플라즈마 처리의 경우와 거의 동일한 효과가 얻어졌다. 또한, 본 발명자등의 실험 결과에 따르면 수소 플라즈마 처리에 있어서, 그 후의 캡막의 형성 공정에서 구리가 수% 정도의 실리콘과 반응하지만, 수소 어닐링,질소 플라즈마 처리 혹은 무 처리의 경우와 비교하여, 누설 전류를 대폭 저감할 수가 있어 TDDB 수명을 향상시키는 것이 가능하였다. 또한, 구리 배선의 저항은 수소 어닐링 또는 질소 플라즈마 처리의 경우와 비교하여 저하시킬 수 있었다.
그 후, 도 76에 도시한 바와 같이, 캡막용의 절연막(19b)을 상기 실시형태 1등과 마찬가지로 피착한다. 이와 같이 하여, 도 71의 (a)에 도시한 배선 구조를 얻는다.
다음에, 이중 상감법에 의한 구리 배선 구조의 형성 방법의 일례를 도 77~도 85에 의해 설명한다. 또, 도 77~도 85 각각의 (a)는 반도체 집적 회로 장치의 제조공정 중의 주요부 평면도를 나타내며, (b)는 각 도(a)의 A-A 선의 단면도를 도시하고 있다. 또한, 도 81~도 84의 (a)는 평면도이지만, 도면을 이해하기 쉽게 하기위해서 금속막에 해칭을 붙인다.
우선, 도 77에 도시한 바와 같이, 절연막(16h) 상에 반사 방지막(40)을 도포하고 그 위에 포토레지스트 패턴(41)을 형성한다. 포토레지스트 패턴(41)은 예를 들어 평면 원 형상의 구멍을 형성하기 위한 마스크 패턴이고, 통상의 포토리소그래피 기술에 의해 형성되어 있다. 계속해서, 도 78 에 도시한 바와 같이, 포토레지스트 패턴(41)을 마스크로 하여 거기에서 노출되는 반사 방지막(40)을 드라이 에칭법에 의해 에칭 제거한 후, 나아가 절연막(19a)을 에칭 스토퍼로 하여, 하층의 절연막(16h, 16g, 16d, 16c)을 드라이 에칭법에 의해 에칭 제거함으로써, 관통 홀(35)을 형성한다. 이 단계에서는 관통 홀(35)의 저면으로부터 절연막(19a)이 노출되어 있다.
계속해서, 포토레지스트 패턴(41) 및 반사 방지막(40)을 에칭법 등에 의해 도 79에 도시한 바와 같이 제거한 후, 다시 도 80에 도시한 바와 같이 반사 방지막(42)을 관통 홀(35) 내에 매립되도록 절연막(16h) 상 전면에 도포한다. 계속해서, 도 81에 도시한 바와 같이 반사 방지막(42) 상에, 포토레지스트 패턴(43)을 형성한다. 포토레지스트 패턴(43)은 예를 들어 평면 띠 상의 배선 홈을 형성하기 위한 마스크 패턴이고, 통상의 포토리소그래피 기술에 의해 형성되어 있다. 그 후, 도 82에 도시한 바와 같이 포토레지스트 패턴(43)을 마스크로 하여 거기에서 노출되는 반사 방지막(42)을 드라이 에칭법에 의해 에칭 제거한 후, 나아가 질화실리콘 등으로 이루어지는 절연막(19c)을 에칭 스토퍼로 하여 절연막(16h, 16g)을 드라이 에칭법에 의해 에칭 제거함으로써 배선 홈(20a)을 형성한다. 이 단계에서는 배선 홈(20a)의 저면으로부터 절연막(19c)이 노출되어 있다.
계속해서, 포토레지스트 패턴(43) 및 반사 방지막(42)을 에칭법 등에 의해 도 83에 도시한 바와 같이 제거한 후, 배선 홈(20a) 및 관통 홀(35)의 바닥부에 노출되는 절연막(19a, 19c)을 선택적으로 제거한다. 이 에칭 처리에서는 산화 실리콘 막과 질화실리콘 막과의 에칭 선택비를 크게 하여, 질화실리콘 막 쪽이 산화 실리콘 막보다도 에칭 제거되기 쉬운 조건으로 에칭한다. 이에 따라, 도 84에 도시한 바와 같이 배선 홈(20a) 및 관통 홀(35)의 저면으로부터 절연막(16d) 및 제1 층 배선(M1)의 일부를 노출시킨다. 이것은 제1 층 배선(M1)과 상층 매립 배선의 전기적인 접속을 이루기 위해서이다. 또한, 산화 실리콘 막보다도 유전율이 높은 질화실리콘 막(절연막(19a, 19c))을 가능한 한 줄이는 것으로 배선 용량의 저감을 도모하기 위함이기도 하다. 이와 같이 하여 배선 홈(20a) 및 관통 홀(35)을 형성한다.
계속해서 도 85에 도시한 바와 같이, 예를 들어 탄탈(Ta)로 이루어지는 도전성 배리어막(21a)을 상기와 동일한 조건으로 스퍼터링법에 의해 피착한다. 이 때, 배선 홈(20a) 및 관통 홀(35)의 측벽부에는 가장 두꺼운 곳에서, 또는 가장 얇은 곳에서 예를 들어 10nm 미만 이하, 6~7nm 정도의 도전성 배리어막(21a)이 형성된다. 또, 여기서도 도전성 배리어막을 Ta로 하고 있지만 상기한 바와 마찬가지로 TiN이나 그 외의 예시한 막이어도 좋다.
계속해서, 도전성 배리어막(21a) 상에 구리로 이루어지는 주도체막(22a)을 예를 들어 150nm 정도의 피착 막 두께로 스퍼터링법에 의해 피착한다. 그 때의 타깃으로서 예를 들어 99.999%(5N) 이상, 바람직하게는 99.9999% (6N) 이상의 순도 높은 무산소 구리를 이용하였다. 이에 따라, 예를 들어 막 형성 시의 주도체막(22a) 중의 구리의 농도를 99.999% 이상, 바람직하게는 99.9999% 이상으로 할 수 있다. 따라서, 구리 배선의 저면 및 측면부에 순도 높은 구리를 피착할 수 있다.
계속해서, 또한, 전해 도금법 등에 의해 구리로 이루어지는 주도체막(22a)을 형성함으로써 주도체막(22a)의 설계 막 두께를 얻는다. 구리를 전해 도금법에 의해 관통 홀(35) 내에 매립할 때의 조건은 예를 들어 전류 밀도가 0.5~1.0A/dm2, 40초 정도이다. 또한, 구리를 배선 홈(20a) 내에 매립할 때의 조건은 예를 들어 전류 밀도가 1.0~2.0A/dm2, 140초 정도이다.
계속해서, 상기 단일 상감법의 경우와 마찬가지로 수소 어닐링 처리를 실시한다. 또, 이 처리는 경우에 따라서 없어도 좋다. 계속해서, 주도체막(22a) 및 도전성 배리어막(21a)을 도 86에 도시한 바와 같이, 상기와 동일하게 CMP 법 등에 의해 연마하여 여분의 부분을 제거함으로써 매립 배선(23a)을 형성한 후, 상기와 동일한 방식 프로세스 및 후 세정 처리를 실시한다. 그 후, 도 87의 음영 해칭으로 도시한 바와 같이, 절연막(16h) 및 매립 배선(23a)의 표면에 대하여, 상기 실시형태 1~4에서 설명한 암모니아 플라즈마 처리 및 수소 플라즈마 처리를 실시한다. 이에 따라, 상기 단일 상감법에서 설명한 경우와 마찬가지의 효과를 얻을 수 있었다.
그 후, 도 88에 도시한 바와 같이, 절연막(19b)을 상기 실시형태 1 등과 마찬가지로 피착하여 도 71의 (b)에 도시한 배선 구조를 얻었다.
이러한 본 실시의 형태에서는 상기 본 실시의 형태의 구성으로 얻어지는 효과 외에도, 상기 실시형태 1~7과 동일한 구성 부분에 대해, 상기 실시형태 1~7에서 설명한 것과 동일한 효과를 얻는 것이 가능해진다.
(실시형태 9)
본 실시형태의 반도체 집적 회로 장치 배선 구조의 구체예를 도 89에 도시한다. 도 89는 반도체 집적 회로 장치의 배선부를 추출하여 나타낸 단면도이고, (a)는 단일 상감법에 의해 형성된 개소, (b)는 이중 상감법에 의해 형성된 개소를 각각 도시하고 있다.
본 실시형태에 있어서는 도전성 배리어막이 형성되어 있지 않다. 즉, 배선홈(20a) 또는 관통 홀(35) 내에는 구리만이 매립되고 있다. 따라서 매립 배선(23a)의 측벽부 및 바닥부는 거의 직접적으로 절연막(16b)~(16d)과 접한 상태로 된다. 또한, 매립 배선(23a)의 구리 이외의 성분 농도나 분포는 상기 실시형태 8에서 설명한 것과 동일하다. 또, 배선의 폭(배선 홈(20a)의 폭) 및 인접 배선 간격(인접 배선의 상호 대향하는 측면에서 측면까지의 거리) 등 각 치수는 상기 실시형태 8의 도 71에서 설명한 것과 동일하다.
이러한 본 실시의 형태에 있어서도 상기 실시형태 8에서 설명한 바와 같이, TDDB 수명을 향상시킬 수 있었다. 따라서 반도체 집적 회로 장치의 효율 및 신뢰성을 향상시키는 것이 가능해진다. 또, 본 실시의 형태에 있어서는 도전성 배리어막이 설치되어있지 않고 배선 홈(20a)나 관통 홀(35) 내에는 구리로 이루어지는 주도체막(22a)만이 매립되어 있기 때문에, 배선 저항을 대폭 향상시키는 것이 가능하다. 또한, 다른 층의 배선끼리 도전성 배리어막(Ta나 TiN 등)을 통하지 않고서 직접 접속되기(여기서는 매립 배선(23a)과 제1 층 배선(M1)이 직접 접속되는 구조를 예시하였지만, 배선층이 다른 구리 배선끼리 직접 접속되는 경우도 있다) 때문에, 접촉 저항을 대폭 저감시킬 수 있어 미세한 관통 홀에서의 저항을 저감시키는 것이 가능하다. 따라서 배선 홈(20a)나 관통 홀(35)이 미세화 되어도 반도체 집적 회로 장치의 성능을 향상시키는 것이 가능해진다.
이러한 구리배선 구조의 형성 방법은 상기 실시형태 8에서 설명한 것과 동일하다. 이 경우에는, 도 72 또는 도 84의 배선 개구부(배선 홈(22a)이나 관통 홀(35))의 형성 공정 후, 주도체막 피착 공정 전에, 수소 플라즈마 처리, 암모니아플라즈마 처리, 질소, 아르곤, 헬륨 등이 혼합된 플라즈마 처리 혹은 수소 플라즈마 처리 및 암모니아 플라즈마 처리를 실시하는 것이 바람직하다.
상기한 바와 같이, 암모니아 플라즈마 처리를 실시한 경우에는 절연막(16b, 16c, 16d, 16g, 16h)의 표면(배선 홈(22a)이나 관통 홀(35) 내도 포함)에 SiH 결합 및 SiN 결합이 형성된다(예를 들어 두께 10nm 미만인 얇은 질화실리콘 막이 형성된다). 또한, 수소 플라즈마 처리를 실시한 경우에는 절연막(16b, 16c, 16d, 16g, 16h)의 표면(배선 홈(22a)이나 관통 홀(35)내도 포함)에 SiH 결합이 형성된다. 이에 따라, 상기 실시형태 7에서 설명한 바와 같이, 절연막(16d, 16h)의 윗면 및 배선 홈(20a) 및 관통 홀(35) 내의 절연막(16d, 16c, 16h, 16g)의 표면 부분의 막질, 청정도, 전기적인 안정성을 향상할 수 있고 구리의 확산 방지 성능을 향상시키는 것이 가능해진다. 또, 상기 실시형태 1에서 설명한 것과 마찬가지로 절연막(16d, 16h)과 캡막(절연막(19b))의 접착성을 향상시키는 것도 가능해진다. 또, 상기 실시형태 7에서 설명한 바와 같이 암모니아 플라즈마 처리를 실시한 후 가볍게 드라이 에칭 처리를 실시함으로써 제1 층 배선(M1)의 상부에 형성된 질화막(이 경우에는 WN 막)을 제거해도 좋다. 이러한 방법을 채용한 경우, 매립 배선(23a)의 측벽부 및 바닥부는 배선 홈(20a) 및 관통 홀(35) 내에 형성된 얇은 질화실리콘 막에 직접 접한 상태로 된다.
이러한 본 실시의 형태에서는 상기본 실시의 형태 1~8의 구성으로 얻어지는 효과 외에도 이하의 효과를 얻는 것이 가능해진다. 즉, 도전성 배리어막을 설치하지 않는 것에 의해 구리로 이루어지는 매립 배선(23a)의 저항이나 다른 층의 배선접속부에서의 접촉 저항을 대폭 저감시키는 것이 가능해진다. 따라서, 반도체 집적 회로 장치의 성능을 향상시키는 것이 가능해진다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 물론이다.
상기 실시형태에서는 캡막을 후처리(플라즈마 처리) 후에 진공 파괴하지 않고 연속적으로 형성하는 경우에 대해 설명하였지만, 후처리의 뒤에 일단 진공 파괴를 하고 그 후 캡막을 형성해도 좋다. 진공 파괴하지 않는 것이 본 발명의 효과를 보다 효과적으로 발휘할 수 있지만, 후처리에 있어서의 암모니아 플라즈마 처리에 의해 얇은 질화층이 형성되기 때문에, 진공 파괴를 행하고 대기 분위기에 노출시켜도 산화층의 형성을 억제할 수 있다. 따라서, 진공 파괴한 경우에서도 본 실시의 형태의 효과를 어느 정도 발휘하는 것은 가능하다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경 이용 분야인 CMIS-LSI 기술에 적용한 경우에 대해 설명하였지만, 그것에 한정되는 것이 아니며, 예를 들어 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시 메모리(EEPROM; Electric Erasable Programmable Read Only Memory) 또는 FRAM(Ferro electric Random Access Memory) 등과 같은 메모리 회로를 포함하는 반도체 집적 회로 장치, 마이크로프로세서 등과 같은 논리 회로를 구비하는 반도체 집적 회로 장치 또는 상기 메모리 회로와 논리 회로를 동일 반도체 기판에 설치한 혼재형의 반도체 집적 회로 장치에도 적용할 수 있다. 본 발명은적어도 미세 구리 배선 구조를 구비하는 반도체 집적 회로 장치, 반도체 장치, 전자 회로 장치, 전자 장치 또는 마이크로 머신의 제조방법 등에 적용 가능하다.
본원에 의해 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1) 본 발명에 따르면, 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후, 상기 제1 절연막 및 배선 상에 제2 절연막을 피착하기 전에, 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정 및 상기 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정을 포함함으로써, 구리를 주도전층으로 하는 배선간의 절연 파괴내성을 향상시키는 것이 가능해진다
(2) 본 발명에 따르면, 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후, 상기 제1 절연막 및 배선 상에 제2 절연막을 피착하기 전에, 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정 및 상기 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정을 포함함으로써, 배선 상에 실리사이드나 산화구리가 형성되는 것을 억제 또는 방지할 수 있기 때문에 구리를 주도전층으로 하는 배선의 저항의 증대를 방지하는 것이 가능해진다.
(3) 본 발명에 따르면, 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후, 상기 제1 절연막 및 배선 상에 제2 절연막을 피착하기 전에, 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정 및 상기 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정을 포함함으로써, 구리를 주도전층으로 하는 배선과 캡막의 밀착성을 향상시키는 것이 가능해진다.
(4) 본 발명에 따르면, 반도체 기판 상의 제1 절연막에 형성된 배선 개구부 내에 구리를 주도전층으로 포함하는 배선을 연마법에 의해 형성한 후, 상기 반도체 기판에 대하여 알칼리성 용액을 이용한 세정 처리, 환원성 처리 및 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정, 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정을 포함함으로써, 연마 공정 중 등에 배선 노출부에 형성된 산화구리가 산성 세정 전에 환원될 수 있기 때문에 구리를 주도전층으로 하는 배선의 저항의 증대를 방지하는 것이 가능해진다.

Claims (39)

  1. 반도체 집적 회로 장치의 제조방법에 있어서;
    (a) 반도체 기판의 제1 주면 상에 제1 절연막을 피착하는 공정,
    (b) 상기 제1 절연막에 배선 개구부를 형성하는 공정,
    (c) 상기 배선 개구부 내를 포함하는 상기 제1 절연막 상에, 배선 형성용의 제1 도체막 및 구리를 주성분으로 하는 배선 형성용의 제2 도체막을 순서대로 피착하는 공정,
    (d) 상기 배선 형성용의 제1 , 제2 도체막을 연마함으로써, 상기 배선 개구부 내에 배선을 형성하는 연마 공정,
    (e) 상기 연마 공정 후의 반도체 기판에 대하여 세정 처리를 실시하는 공정,
    (f) 상기 세정 처리 후의 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정,
    (g) 상기 세정 처리 후의 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정,
    (h) 상기 수소 가스 플라즈마 및 암모니아 가스 플라즈마 처리 후, 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  2. 제1항에 있어서,
    상기 세정 처리는 알칼리성 용액을 이용한 세정 처리 및 산성 용액을 이용한 세정 처리를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  3. 제2항에 있어서,
    상기 알칼리성 용액이 아미노에탄올을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  4. 제2항에 있어서,
    상기 세정 처리는 상기 알칼리성 용액을 이용한 세정 처리, 환원성 처리 및 상기 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  5. 제2항에 있어서,
    상기 연마 공정 후, 상기 세정 처리 전에, 환원성 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  6. 제2항에 있어서,
    상기 연마 공정 후, 상기 산성 용액을 이용한 세정 처리 전에, 환원성 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  7. 제6항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 열처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  8. 제6항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 수소 가스 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  9. 제6항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 암모니아 가스 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  10. 제1항에 있어서,
    상기 세정 처리는 산성 용액을 이용한 세정 처리를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  11. 제10항에 있어서, 상기 연마 공정 후, 상기 산성 용액을 이용한 세정 처리 전에, 환원성 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  12. 제1항에 있어서,
    상기 세정 처리 후, 상기 수소 가스 플라즈마 및 암모니아 가스 플라즈마 처리 전에, 상기 반도체 기판에 대하여 환원성 가스 분위기 중에서 열처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  13. 제1항에 있어서,
    상기 구리를 주성분으로 하는 배선 형성용의 제2 도체막을 도금법에 의해 피착하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  14. 제1항에 있어서,
    상기 제1 절연막은 저유전율인 절연막에 의해 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  15. 제1항에 있어서,
    상기 수소 가스 플라즈마 및 암모니아 가스 플라즈마 처리 후, 대기 개방하지 않고 연속하여 상기 제1 절연막 및 상기 배선 상에 상기 제2 절연막을 피착하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  16. 제1항에 있어서,
    상기 제2 절연막은 질화 실리콘 막 또는 탄화 실리콘 막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  17. 제1항에 있어서,
    상기 연마 공정에서의 처리는 지립-프리(grit-free) 화학기계 연마처리를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  18. 반도체 집적 회로 장치의 제조방법에 있어서;
    (a) 반도체 기판의 제1 주면 상에 제1 절연막을 피착하는 공정,
    (b) 상기 제1 절연막에 배선 개구부를 형성하는 공정,
    (c) 상기 배선 개구부 내를 포함하는 상기 제1 절연막 상에 구리를 주성분으로 하는 배선 형성용의 도체막을 피착하는 공정,
    (d) 상기 구리를 주성분으로 하는 배선 형성용의 도체막을 연마함으로써, 상기 배선 개구부 내에 배선을 형성하는 연마 공정,
    (e) 상기 연마 공정 후의 반도체 기판에 대하여 세정 처리를 실시하는 공정,
    (f) 상기 세정 처리 후의 반도체 기판에 대하여 수소 가스 분위기 중에서 플라즈마 처리를 실시하는 공정,
    (g) 상기 세정 처리 후의 반도체 기판에 대하여 암모니아 가스 분위기 중에서 플라즈마 처리를 실시하는 공정,
    (h) 상기 수소 가스 플라즈마 및 암모니아 가스 플라즈마 처리 후, 상기 제1절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  19. 반도체 집적 회로 장치의 제조방법에 있어서;
    (a) 반도체 기판의 제1 주면 상에 제1 절연막을 피착하는 공정,
    (b) 상기 제1 절연막에 배선 개구부를 형성하는 공정,
    (c) 상기 배선 개구부 내를 포함하는 상기 제1 절연막 상에, 배선 형성용의 제1 도체막 및 구리를 주성분으로 하는 배선 형성용의 제2 도체막을 순서대로 피착하는 공정,
    (d) 상기 배선 형성용의 제l, 제2 도체막을 연마함으로써 상기 배선 개구부 내에 배선을 형성하는 공정,
    (e) 상기 연마 공정 후의 반도체 기판에 대하여 알칼리성 용액을 이용한 세정 처리, 환원성 처리 및 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정,
    (f) 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  20. 제19항에 있어서,
    상기 알칼리성 용액은 아미노에탄올을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  21. 제19항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 열처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  22. 제19항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 수소 가스 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  23. 제19항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 암모니아 가스 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  24. 제19항에 있어서,
    상기 구리를 주성분으로 하는 배선 형성용의 제2 도체막을 도금법에 의해 피착하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  25. 제19항에 있어서,
    상기 제1 절연막이 저유전율인 절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  26. 제19항에 있어서,
    상기 (e) 공정 후, 상기 제2 절연막 형성 공정 전에, 상기 반도체 기판에 대하여 암모니아 가스 플라즈마 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  27. 제19항에 있어서,
    상기 제2 절연막은 SiN막, SiC 막 또는 SiOC 막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  28. 제19항에 있어서,
    상기 연마 공정의 처리가 지립-프리 화학기계 연마처리를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  29. 반도체 집적 회로 장치의 제조방법에 있어서;
    (a) 반도체 기판의 제1 주면 상에 제1 절연막을 피착하는 공정,
    (b) 상기 제1 절연막에 배선 개구부를 형성하는 공정,
    (c) 상기 배선 개구부 내를 포함하는 상기 제1 절연막 상에, 배선 형성용의 제1 도체막 및 구리를 주성분으로 하는 배선 형성용의 제2 도체막을 순서대로 피착하는 공정,
    (d) 상기 배선 형성용의 제1 , 제2 도체막을 연마함으로써, 상기 배선 개구부 내에 배선을 형성하는 공정,
    (e) 상기 연마 공정 후의 반도체 기판에 대하여 환원성 처리 및 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정,
    (f) 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  30. 제29항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 수소 가스 분위기 중에서 열처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  31. 제29항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 수소 가스 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  32. 제29항에 있어서,
    상기 환원성 처리는 상기 반도체 기판에 대하여 암모니아 가스 플라즈마 처리를 실시하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  33. 제29항에 있어서,
    상기 구리를 주성분으로 하는 배선 형성용의 도체막을 도금법에 의해서 피착하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  34. 제29항에 있어서,
    상기 제1 절연막이 저유전율인 절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  35. 제29항에 있어서,
    상기 (e) 공정 후, 상기 제2 절연막의 형성 공정 전에, 상기 반도체 기판에 대하여 암모니아 가스 플라즈마 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  36. 제29항에 있어서,
    상기 제2 절연막은 SiN막, SiC 막 또는 SiOC 막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  37. 제29항에 있어서,
    상기 연마 공정의 처리는 지립-프리 화학기계 연마처리를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  38. 반도체 집적 회로 장치의 제조방법에 있어서;
    (a) 반도체 기판의 제1 주면 상에 제1 절연막을 피착하는 공정,
    (b) 상기 제1 절연막에 배선 개구부를 형성하는 공정,
    (c) 상기 배선 개구부 내를 포함하는 상기 제1 절연막 상에, 구리를 주성분으로 하는 배선 형성용의 도체막을 피착하는 공정,
    (d) 상기 구리를 주성분으로 하는 배선 형성용의 도체막을 연마함으로써 상기 배선 개구부 내에 배선을 형성하는 공정,
    (e) 상기 연마 공정 후의 반도체 기판에 대하여 알칼리성 용액을 이용한 세정 처리, 환원성 처리 및 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정,
    (f) 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조방법.
  39. 반도체 집적 회로 장치의 제조방법에 있어서;
    (a) 반도체 기판의 제1 주면 상에 제1 절연막을 피착하는 공정,
    (b) 상기 제1 절연막에 배선 개구부를 형성하는 공정,
    (c) 상기 배선 개구부 내를 포함하는 상기 제1 절연막 상에 구리를 주성분으로 하는 배선 형성용의 도체막을 피착하는 공정,
    (d) 상기 구리를 주성분으로 하는 배선 형성용의 도체막을 연마함으로써, 상기 배선 개구부 내에 배선을 형성하는 공정,
    (e) 상기 연마 공정 후의 반도체 기판에 대하여 환원성 처리 및 산성 용액을 이용한 세정 처리를 순서대로 실시하는 공정,
    (f) 상기 제1 절연막 및 상기 배선 상에 제2 절연막을 피착하는 공정
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