JP2017069436A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2017069436A
JP2017069436A JP2015194574A JP2015194574A JP2017069436A JP 2017069436 A JP2017069436 A JP 2017069436A JP 2015194574 A JP2015194574 A JP 2015194574A JP 2015194574 A JP2015194574 A JP 2015194574A JP 2017069436 A JP2017069436 A JP 2017069436A
Authority
JP
Japan
Prior art keywords
film
bonding pad
etching
fuse
etching stopper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015194574A
Other languages
English (en)
Other versions
JP6556007B2 (ja
Inventor
杉浦 和弘
Kazuhiro Sugiura
和弘 杉浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2015194574A priority Critical patent/JP6556007B2/ja
Publication of JP2017069436A publication Critical patent/JP2017069436A/ja
Application granted granted Critical
Publication of JP6556007B2 publication Critical patent/JP6556007B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】プラズマダメージの少ない半導体装置の製造方法を提供する。【解決手段】最上層配線からなるボンディングパッド上にプラズマ窒化膜もしくはプラズマ窒化酸化膜を積層することで、フューズ窓開孔部形成における層間絶縁膜のエッチングに際し、ボンディングパッドがプラズマに曝されることを防ぐ。これにより、プラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜破壊等のリスクが低減する。【選択図】図1

Description

本発明は半導体装置の製造方法に関する
レーザー照射により半導体装置に設けられたフューズを溶断することで、例えばメモリーにおいて冗長回路へ接続したり、あるいは電圧検出回路の検出電圧や、電圧安定化回路の出力電圧をブリーダー抵抗にて調整したりすることが一般的に行われている。この場合、フューズ上部の絶縁膜に開口部を設ける「窓開け」を行い、フューズ上部の絶縁膜厚みをフューズがレーザーによって安定的に溶断出来る膜厚範囲になるよう調整する方法が広く用いられる。
具体的なフューズ上部の窓開けの方法としては、最上層の配線上に保護膜を形成した後にフォトリソグラフィーを用いて、ボンディングパッド開口部とフューズ窓開口部とを形成するためにレジストに同時に開孔するパターニングを行い、エッチングによりボンディングパッドとフューズ窓の保護膜を除去した後に、さらにフューズ窓の絶縁膜を連続的にエッチングして残す絶縁膜の厚さを調整する方法が広く用いられている。
しかしながらフューズがメタル配線層より下のレイヤー、例えばポリシリコン膜あるいはポリシリコンと金属シリサイド膜の積層等から成り、かつメタル配線層数が2層以上の多層配線構造を有する半導体装置においてはメタル配線層数が増加するに従いエッチングすべき絶縁膜量が相対的に増加するため、先に述べたようにボンディングパッドとフューズ窓を同時に形成しようとした場合ボンディングパッドが過剰にプラズマに曝露されることによりイオンチャージによるプラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜の破壊等のリスクが高まるため、ボンディングパッドとフューズ窓の開孔を別々のマスクで加工する方法等が用いられている。
こうしたボンディングパッドとフューズ窓の開孔を別々のマスクで加工する方法を用いた製造工程を図2示す断面図により説明する。
まず、図2(a)に示すように、最上層の配線上に保護膜用酸化膜30および保護膜用プラズマ窒化膜31を形成した後にフォトリソグラフィー技術を用いてボンディングパッド開口部33とフューズ窓開口部34を形成するために第1のレジスト32に同時に開孔するパターニングを行う。そして、エッチングによりボンディングパッド29が露出するまでボンディングパッド開口部33とフューズ窓開孔部34の保護膜である保護膜用酸化膜30および保護膜用プラズマ窒化膜31を除去する。ボンディングパッド29が露出されるとエッチングは終了するので、フューズ23の上にはBPSG膜およびメタル層間絶縁膜がほとんど残っている。
続いて、図2(b)に示すように、フューズ窓開孔部34の下のメタル層間絶縁膜のみをさらにエッチングして、フューズ23の上に所望の厚さのBPSG膜を残すために、第2のレジスト35を塗布してから、既に途中まで開口しているフューズ窓開孔部34の内側にさらに開口を設けるパターニングを行う。そして、フューズ23の上に所望の厚さのBPSG膜が残るように、エッチングを行う。このときにボンディングパッド開口部33には第2のレジスト35があり、ボンディングパッド29がエッチングされないように保護しているので、過剰にプラズマに曝露されることはなく、イオンチャージによるプラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜破壊等のリスクを回避することができる。
特開2001−135792号公報 特開2005−101287号公報
しかしながら、先に説明したフューズ窓開孔部34の形成においては、保護膜である保護膜用酸化膜30および保護膜用プラズマ窒化膜31の形成後に2回のレジストの塗布と、2回のフォトリソグラフィーが必要となる。このため、製造工程の長期化とコストアップの要因となってしまう。
1回のフォトリソグラフィーによる製造方法も提案されている。例えば、特許文献1には化学的機械研磨法(以降CMP)にて層間絶縁膜の平坦化を行う半導体装置の製造方法が示されている。スルーホール形成毎にフューズ上の窓明けを行い、絶縁膜をエッチングする半導体装置の製造方法である。しかし、スルーホール形成毎にフューズ上の窓明けを行い、絶縁膜をエッチングしてしまうと、フューズ窓部の側縁でコンタクトホールを含むスルーホールの埋め込み材料であるタングステンがサイドウォール状に残ってしまい、場合によってはタングステンが剥がれてパターン形成を阻害して回路を短絡させたり、CMPによる平坦化の際にフューズ窓部の周囲パターンの平坦性を損ねたり、局所的な絶縁膜の不均一性によりスルーホールのエッチング加工を困難にしたりする可能性がある。
また、特許文献2に示された方法によれば、ボンディングパッドの窓開け工程とフューズ窓開け工程を同時に行うが、フューズはメタルではなくポリシリコンやポリシリコンと金属シリサイドの積層構造で構成され、配線層数が2層以上の多層配線構造を有する場合、フューズ窓部のエッチング量増加により所望のフューズ上膜厚を得ようとすると、ボンディングパッドがプラズマに曝露される時間が非常に長くなり、イオンチャージによるプラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜破壊等のリスクが高まる。さらに、ボンディングパッドの金属とエッチングガスによる金属フッ化物が低揮発性であるために、ウエハ表面への再付着によるボンディングパッド間の短絡や、エッチング阻害による品質的な問題となり得る。
そのため、これらの問題を回避しようとした場合、ボンディングパッドとフューズ窓の保護膜のエッチングとフューズ窓の層間絶縁膜を分けてエッチングする必要性からマスク工程を追加せねばならず工程上およびコスト上好ましくない。
本発明は、上記の問題に鑑みなされたもので、フォトリソグラフィーの工程を増加させずに、プラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜破壊等のリスクの少ない半導体装置の製造方法を提供することを課題としている。
上記課題解決のために、本発明では以下の手段を用いた。
まず、フューズ窓開孔部を有する多層配線構造の半導体装置の製造方法であって、半導体基板上に酸化膜を介して形成したフューズ上に複数の層間絶縁膜を介して複数の配線を形成する工程と、最上層の層間絶縁膜上に最上層配線からなるボンディングパッドを形成する工程と、前記ボンディングパッド上にエッチングストッパー膜を形成する工程と、前記エッチングストッパー膜および前記最上層の層間絶縁膜上に保護膜を形成する工程と、前記ボンディングパッド上および前記最上層の層間絶縁膜上の保護膜を開孔するとともに前記層間絶縁膜をエッチングしてフューズ窓開孔部を形成する工程と、前記エッチングストッパー膜を除去する工程と、からなることを特徴とする半導体装置の製造方法を用いた。
また、前記エッチングストッパー膜が前記層間絶縁膜と異なる膜であって、前記フューズ窓開孔部を形成する工程において、前記層間絶縁膜のエッチング速度が前記エッチングストッパー膜のエッチング速度よりも大きいことを特徴とする半導体装置の製造方法を用いた。
また、前記エッチングストッパー膜がプラズマ窒化膜もしくはプラズマ窒化酸化膜であることを特徴とする半導体装置の製造方法を用いた。
また、前記保護膜は保護膜用酸化膜と保護膜用プラズマ窒化膜との積層構造で、前記エッチングストッパーの上には前記保護膜用酸化膜が接することを特徴とする半導体装置の製造方法を用いた。
上記手段を用いることで、イオンチャージによるプラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜破壊等のリスクが低減できる。
本発明の実施の形態に係る製造フローの断面図である 従来技術による実施例の製造フロー断面図である。
図1(a)に示すように先ず半導体基板1上に酸化膜2を形成し、ポリシリコンもしくはポリシリコンと金属シリサイドとの積層膜であるフューズ3を酸化膜2上に形成する。続いてフューズ3上にCVDにより層間絶縁膜のひとつであるBPSG膜4を堆積して熱処理を施した後CMPにより平坦化処理を行う。平坦化処理としてはCMPのみならずSOGを塗布してエッチバックする方法やSOGを塗布してCMPを併用する方法等がある。
次に配線用金属膜を堆積した後フォトリソグラフィー技術およびエッチング技術を用いて第1配線5を形成する。続いてCVDにより層間絶縁膜を堆積した後にBPSG膜4と同様に平坦化処理を行い、第1メタル層間絶縁膜6を得る。
次に再び配線用金属膜を堆積した後に前述と同様のフォトリソグラフィー技術およびエッチング技術を用いて第2配線7を形成する。続いてCVDにより層間絶縁膜を堆積した後に再び平坦化処理を施し第2メタル層間絶縁膜8を得る。
次に最上層の配線用金属膜となる第3の配線用金属膜9を堆積する。なお、本実施形態においては配線層数を3層としているが、実施においてはこの限りではない。
次に第3の配線用金属膜9上にプラズマCVDにより窒化膜をエッチングストッパー膜10として堆積する。エッチングストッパー膜10は例えばプラズマCVDによる窒化膜や窒化酸化膜等のように酸化膜に対し高いエッチング選択比を得やすい膜とする。膜厚はフューズ窓開けのエッチングに必要なメタル層間絶縁膜とエッチングストッパー膜10のエッチング選択比を基に、エッチング膜厚およびエッチングレートばらつきを考慮してボンディングパッド表面がエッチング中に露出しないような膜厚に適宜設定する。
続いて図1(b)に示すようにエッチングストッパー膜10の上にフォトリソグラフィー技術により配線用レジストパターン11を形成する。
続いて図1(c)に示すように前記11の配線用レジストをマスクとして前記10のエッチングストッパー膜をエッチングして続いて第3の配線用金属膜9をエッチングして第3の配線用金属膜9およびエッチングストッパー膜10からなるボンディングパッド積層膜を得る。
またエッチングストッパー膜10のエッチングは生産性上、第3の配線用金属膜9のエッチングに用いる装置と同一装置内で、第3の配線用金属膜9と同一条件あるいは、同一ガス系、例えばBCL3、Cl2の混合ガス系でエッチングするのが望ましい。なお、エッチングストッパー膜10が厚い場合には例えばSF6、Heの混合ガス系等、エッチングストッパー膜10を容易にエッチング出来るガスを用いてエッチングストッパー膜10をエッチングした後、配線金属膜用エッチングガスに切り替えてエッチングする方法もある。無論別々の装置で分けてエッチングしても構わない。
続いて配線用レジストパターン11を剥離したら、図1(d)に示したように保護膜としてボンディングパッド積層膜上にCVDにより保護膜用酸化膜12を堆積した後、保護膜用酸化膜12上にCVDにより保護膜用プラズマ窒化膜13を堆積する。
続いて図1(e)に示したように保護膜用プラズマ窒化膜13上にフォトリソグラフィー技術によりボンディングパッドおよびフューズ窓が開口されたボンディングパッドおよびフューズ窓の開孔用レジストパターン14を形成する。
続いて図1(f)に示したようにボンディングパッドおよびフューズ窓の開孔用レジストパターン14をマスクとして保護膜用プラズマ窒化膜13をエッチングした後、エッチング条件を酸化膜のエッチング条件に切り替え、フューズ上の保護膜用酸化膜12、第2メタル層間絶縁膜8、第1メタル層間絶縁膜6、そして必要に応じてBPSG膜4をフューズが安定して溶断出来る膜厚になるまでエッチングしてフューズ窓開孔部16を得る。一方、ボンディングパッド部は前述のフューズ窓開孔のための酸化膜および層間絶縁膜のエッチングをしている間に保護膜用酸化膜12がエッチング除去されプラズマに曝露されるが、エッチングストッパー膜10のエッチング速度が層間絶縁膜のエッチング速度に比べ極めて小さいために、エッチングストッパー膜が開孔されるまでエッチングされることはなく、ボンディングパッド表面は直接プラズマに曝されることはない。
続いて再度エッチング条件を切り替え図1(g)に示したようにボンディングパッド上のエッチングストッパー膜を除去してボンディングパッド開孔部15を得る。その後、ボンディングパッドおよびフューズ窓開孔用レジストパターン14を剥離して図1(h)に示す断面を得る。
以上のように、ボンディングパッド開孔部15の表面はフューズ窓開孔部16が所望の深さに形成されるまでエッチングストッパー膜10で覆われているため長時間プラズマに曝されることがない。そのため、イオンチャージによるプラズマダメージによるMOSトランジスタのしきい値電圧のシフトやゲート酸化膜破壊等のリスクが低減できる。
1 半導体基板
2 酸化膜
3 フューズ
4 BPSG膜
5 第1配線
6 第1メタル層間絶縁膜
7 第2配線
8 第2メタル層間絶縁膜
9 第3の配線用金属膜
10 エッチングストッパー膜
11 配線用レジストパターン
12 保護膜用酸化膜
13 保護膜用プラズマ窒化膜
14 ボンディングパッドおよびフューズ窓の開孔用レジストパターン
15 ボンディングパッド開孔部
16 フューズ窓開孔部
23 フューズ
29 ボンディングパッド
30 保護膜用酸化膜
31 保護膜用プラズマ窒化膜
32 保護膜除去用レジストパターン
33 ボンディングパッド開孔部
34 フューズ窓開孔部
35 フューズ窓開孔部レジストパターン

Claims (4)

  1. フューズ窓開孔部を有する多層配線構造の半導体装置の製造方法であって、
    半導体基板上に酸化膜を介して形成したフューズ上に複数の層間絶縁膜と複数の配線を交互に形成する工程と、
    前記複数の層間絶縁膜のうちの最上層の層間絶縁膜の上に最上層の配線用金属膜を形成する工程と、
    前記最上層の配線用金属膜の上にエッチングストッパー膜を形成する工程と、
    前記エッチングストッパー膜および前記最上層の配線用金属膜をひとつのレジストパターンによりエッチングして、上面に前記エッチングストッパー膜を有するボンディングパッドを形成する工程と、
    前記ひとつのレジストパターンを剥離する工程と、
    前記ボンディングパッドの上面に位置する前記エッチングストッパー膜および前記最上層の層間絶縁膜を覆う保護膜を形成する工程と、
    前記ボンディングパッドの上および前記フューズの上方に開口を有するボンディングパッドおよびフューズ窓の開孔用レジストパターンを形成する工程と、
    前記ボンディングパッドおよびフューズ窓の開孔用レジストパターンにより、前記保護膜をエッチングして、前記ボンディングパッドの上面に位置する前記エッチングストッパー膜を露出したまま、前記フューズ上の前記複数の層間絶縁膜を所定の厚さとなるまでエッチングすることで前記フューズ窓開孔部を形成する工程と、
    前記エッチングストッパー膜を除去してボンディングパッド開孔部を形成する工程と、
    からなることを特徴とする半導体装置の製造方法。
  2. 前記エッチングストッパー膜が前記複数の層間絶縁膜と異なる膜であって、前記フューズ窓開孔部を形成する工程において、前記複数の層間絶縁膜のエッチング速度が前記エッチングストッパー膜のエッチング速度よりも大きいことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記エッチングストッパー膜がプラズマ窒化膜もしくはプラズマ窒化酸化膜であることを特徴とする請求項1記載の半導体装置の製造方法。
  4. 前記保護膜は保護膜用酸化膜と保護膜用プラズマ窒化膜との積層構造で、前記エッチングストッパー膜の上には前記保護膜用酸化膜が接することを特徴とする請求項1乃至3のいずれか1項記載の半導体装置の製造方法。
JP2015194574A 2015-09-30 2015-09-30 半導体装置の製造方法 Expired - Fee Related JP6556007B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015194574A JP6556007B2 (ja) 2015-09-30 2015-09-30 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015194574A JP6556007B2 (ja) 2015-09-30 2015-09-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017069436A true JP2017069436A (ja) 2017-04-06
JP6556007B2 JP6556007B2 (ja) 2019-08-07

Family

ID=58492860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015194574A Expired - Fee Related JP6556007B2 (ja) 2015-09-30 2015-09-30 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6556007B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427736A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11162982A (ja) * 1997-11-27 1999-06-18 Nec Corp 半導体装置の製造方法
JPH11214389A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 半導体装置の製造方法
JPH11354644A (ja) * 1998-05-11 1999-12-24 Motorola Inc 集積回路の製造方法
JP2002110641A (ja) * 2000-09-27 2002-04-12 Ricoh Co Ltd 半導体装置の製造方法
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2007214433A (ja) * 2006-02-10 2007-08-23 Seiko Epson Corp 半導体装置およびその製造方法
JP2011091426A (ja) * 2010-12-20 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法
JP2012138443A (ja) * 2010-12-27 2012-07-19 Renesas Electronics Corp 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11162982A (ja) * 1997-11-27 1999-06-18 Nec Corp 半導体装置の製造方法
JPH11214389A (ja) * 1998-01-23 1999-08-06 Toshiba Corp 半導体装置の製造方法
JPH11354644A (ja) * 1998-05-11 1999-12-24 Motorola Inc 集積回路の製造方法
JP2002110641A (ja) * 2000-09-27 2002-04-12 Ricoh Co Ltd 半導体装置の製造方法
JP2005197602A (ja) * 2004-01-09 2005-07-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2007214433A (ja) * 2006-02-10 2007-08-23 Seiko Epson Corp 半導体装置およびその製造方法
JP2011091426A (ja) * 2010-12-20 2011-05-06 Renesas Electronics Corp 半導体装置の製造方法
JP2012138443A (ja) * 2010-12-27 2012-07-19 Renesas Electronics Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427736A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
JP6556007B2 (ja) 2019-08-07

Similar Documents

Publication Publication Date Title
US9257529B2 (en) Method of forming self-aligned contacts using a replacement metal gate process in a semiconductor device
US10504780B2 (en) Contact plug without seam hole and methods of forming the same
KR101129919B1 (ko) 반도체 소자 및 그의 형성 방법
TWI619670B (zh) 填充積體電路中之凹穴之方法及其結果裝置
JP2008244417A (ja) 半導体素子の微細パターン形成方法
JP2020043356A (ja) 半導体装置の製造方法
KR102295029B1 (ko) 반도체 소자의 제조방법
JP6556007B2 (ja) 半導体装置の製造方法
TWI821424B (zh) 一種在半導體鰭陣列上產生閘極切口結構的方法及其製成的半導體結構
US9502264B2 (en) Method for selective oxide removal
US20120309155A1 (en) Semiconductor process
KR100709450B1 (ko) 반도체 소자의 형성 방법
JP2007227500A (ja) 半導体記憶装置および半導体記憶装置の製造方法
JP2007214178A (ja) 半導体装置およびその製造方法
JP2007214433A (ja) 半導体装置およびその製造方法
JP5924198B2 (ja) 半導体装置の製造方法
JP2009253246A (ja) 半導体装置および半導体装置の製造方法
JP4608880B2 (ja) 半導体装置の製造方法
KR20010096346A (ko) 버퍼산화막을 이용한 반도체소자 평탄화방법
WO2012164989A1 (ja) 半導体装置およびその製造方法
JP2010157729A (ja) 半導体素子の製造方法
JP2007027600A (ja) 半導体装置の製造方法及び半導体装置
JP2011187816A (ja) 半導体装置の製造方法
JP2010165942A (ja) 半導体装置及びその製造方法
JP2009016781A (ja) フラッシュメモリ素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190709

R150 Certificate of patent or registration of utility model

Ref document number: 6556007

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees