JPH05102108A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05102108A JPH05102108A JP29049891A JP29049891A JPH05102108A JP H05102108 A JPH05102108 A JP H05102108A JP 29049891 A JP29049891 A JP 29049891A JP 29049891 A JP29049891 A JP 29049891A JP H05102108 A JPH05102108 A JP H05102108A
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Abstract
(57)【要約】
【目的】 Ａl 配線層間のコンタクトホールのドライエ
ッチング後のレジスト残渣とプラズマ重合膜を完全に除
去できる半導体素子の製造方法を提供することを目的と
する。 【構成】 基板１０上に第１配線層４を介して層間絶縁
膜５を全面に形成し、その上記レジストマスク６を光リ
ソグラフィでパターニングした後にドライエッチング
し、Ｏ2 ガスとフッ素を含むガスの混合ガスでレジスト
マスク６をアッシングしてアッシング残渣物を除去し易
くし、その後有機系レジスト剥離剤で洗浄を行い、残渣
物を完全に除去する。
ッチング後のレジスト残渣とプラズマ重合膜を完全に除
去できる半導体素子の製造方法を提供することを目的と
する。 【構成】 基板１０上に第１配線層４を介して層間絶縁
膜５を全面に形成し、その上記レジストマスク６を光リ
ソグラフィでパターニングした後にドライエッチング
し、Ｏ2 ガスとフッ素を含むガスの混合ガスでレジスト
マスク６をアッシングしてアッシング残渣物を除去し易
くし、その後有機系レジスト剥離剤で洗浄を行い、残渣
物を完全に除去する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法に関し、特に、Ａl配線層間のコンタクトホールをド
ライエッチングした後のマスク材（レジスト）の残渣の
除去性を改善できるようにした半導体素子の製造方法に
関する。
法に関し、特に、Ａl配線層間のコンタクトホールをド
ライエッチングした後のマスク材（レジスト）の残渣の
除去性を改善できるようにした半導体素子の製造方法に
関する。
【０００２】
【従来の技術】従来、半導体素子のＡl 配線層の接続の
ため形成されるコンタクトホールの製造方法は図２に示
されており、この図２（ａ）〜図２（ｃ）はそのコンタ
クトホールの製造方法の工程断面図であり、まず、図２
（ａ）に示すように、第１配線層１を形成した後、層間
絶縁膜２として、例えばプラズマ化学気相成長法（ＣＶ
Ｄ）酸化膜を成長させた後、コンタクトホールパターン
３ａを光リソグラフィを用いてフォトレジストをパター
ニングして形成する。
ため形成されるコンタクトホールの製造方法は図２に示
されており、この図２（ａ）〜図２（ｃ）はそのコンタ
クトホールの製造方法の工程断面図であり、まず、図２
（ａ）に示すように、第１配線層１を形成した後、層間
絶縁膜２として、例えばプラズマ化学気相成長法（ＣＶ
Ｄ）酸化膜を成長させた後、コンタクトホールパターン
３ａを光リソグラフィを用いてフォトレジストをパター
ニングして形成する。
【０００３】次に、図２(b) に示すように、プラズマＣ
ＶＤ酸化膜の層間絶縁膜２のエッチングは、反応性イオ
ンエッチング（ＲＩＥ）に代表されるドライエッチング
により達成される。例えば、平行平板ＲＩＥ装置を用い
て、ＣＦ4 ／ＣＨＦ3 ／Ａr混合ガスにより異方性形状
に加工することができる。
ＶＤ酸化膜の層間絶縁膜２のエッチングは、反応性イオ
ンエッチング（ＲＩＥ）に代表されるドライエッチング
により達成される。例えば、平行平板ＲＩＥ装置を用い
て、ＣＦ4 ／ＣＨＦ3 ／Ａr混合ガスにより異方性形状
に加工することができる。
【０００４】このドライエッチング後のレジストマスク
３の除去は、主にバレル型または同軸バレル型のアッシ
ング装置（または他の方式のアッシング装置）を用い
て、O2ガスを主に用いて、レジストを灰化し、さらに、
薬液洗浄として、たとえば配線層がＡｌ合金である場
合、硝酸またはコリンの水溶液中に被処理基板を浸漬し
て灰化した後の残渣物を除去するような方法を用いてい
た。かくして、図２（ｃ）に示すようにレジストマスク
３を除去することができる。
３の除去は、主にバレル型または同軸バレル型のアッシ
ング装置（または他の方式のアッシング装置）を用い
て、O2ガスを主に用いて、レジストを灰化し、さらに、
薬液洗浄として、たとえば配線層がＡｌ合金である場
合、硝酸またはコリンの水溶液中に被処理基板を浸漬し
て灰化した後の残渣物を除去するような方法を用いてい
た。かくして、図２（ｃ）に示すようにレジストマスク
３を除去することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、以上述
べたいずれの方法であっても、ドライエッチ後のレジス
トおよびコンタクトホール中に付着するプラズマ重合膜
を完全に除去することはできず、洗浄後にもコンタクト
ホールの中や上部に残渣物が発生し、技術的に満足でき
るものではなかった。
べたいずれの方法であっても、ドライエッチ後のレジス
トおよびコンタクトホール中に付着するプラズマ重合膜
を完全に除去することはできず、洗浄後にもコンタクト
ホールの中や上部に残渣物が発生し、技術的に満足でき
るものではなかった。
【０００６】この発明は、前記従来技術が持っている問
題点のうち、コンタクトホールのドライエッチ後のレジ
ストおよびプラズマ重合膜が完全に除去できないという
問題点について解決した半導体素子の製造方法を提供す
るものである。
題点のうち、コンタクトホールのドライエッチ後のレジ
ストおよびプラズマ重合膜が完全に除去できないという
問題点について解決した半導体素子の製造方法を提供す
るものである。
【０００７】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、酸素
ガスとフッ素を含むガスの混合ガスによりレジストを灰
化するアッシング工程と、このアッシング工程によりア
ッシングした後の残渣物を有機系レジスト剥離剤を用い
て洗浄する洗浄工程とを導入したものである。
解決するために、半導体素子の製造方法において、酸素
ガスとフッ素を含むガスの混合ガスによりレジストを灰
化するアッシング工程と、このアッシング工程によりア
ッシングした後の残渣物を有機系レジスト剥離剤を用い
て洗浄する洗浄工程とを導入したものである。
【０００８】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、Ｏ2 ガスとフ
ッ素を含むガスの混合ガスによりドライエッチングのレ
ジスト表面やプラズマ重合膜中に含まれるＡｌのような
金属物に対してＡｌＯＦのような蒸気圧の高いフッ素酸
を形成し、アッシング残渣物を除去し易くなるととも
に、洗浄工程で有機系レジスト剥離剤によりプラズマ重
合膜を膨潤させて剥離し易くし、したがって、前記問題
点を除去できる。
いて、以上のような工程を導入したので、Ｏ2 ガスとフ
ッ素を含むガスの混合ガスによりドライエッチングのレ
ジスト表面やプラズマ重合膜中に含まれるＡｌのような
金属物に対してＡｌＯＦのような蒸気圧の高いフッ素酸
を形成し、アッシング残渣物を除去し易くなるととも
に、洗浄工程で有機系レジスト剥離剤によりプラズマ重
合膜を膨潤させて剥離し易くし、したがって、前記問題
点を除去できる。
【０００９】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例の工程断面図である。まず、図１
（ａ）に示すように、基板上に図示していないトランジ
スタやキャパシタなどの素子を形成した後、第１配線層
４として、たとえばＡl −１％Ｓｉ−0.５％Ｃu 膜をパ
ターニングして形成し、その上に層間絶縁膜５として、
たとえば、プラズマＣＶＤ酸化膜を全面に被着し、その
上にレジストマスク６を通常の光リソグラフィを用い
て、パターニングした後ドライエッチングする。
施例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例の工程断面図である。まず、図１
（ａ）に示すように、基板上に図示していないトランジ
スタやキャパシタなどの素子を形成した後、第１配線層
４として、たとえばＡl −１％Ｓｉ−0.５％Ｃu 膜をパ
ターニングして形成し、その上に層間絶縁膜５として、
たとえば、プラズマＣＶＤ酸化膜を全面に被着し、その
上にレジストマスク６を通常の光リソグラフィを用い
て、パターニングした後ドライエッチングする。
【００１０】このドライエッチングは、たとえば平行平
板型ＲＩＥ装置により、ＣＦ4 ／ＣＨＦ3 ／Ａr 混合ガ
スを用いて行なう。このときのプラズマ条件としては、
ガス圧力１３３Pa、ガス混合比ＣＦ4 ／ＣＨＦ3 ／Ａr
６０／６０／８００SCCM、ＲＦ（高周波）電力は３８０
KHz 、ＲＦ電力密度２Ｗ／cm2、上部電極温度２０℃、
下部電極温度−５℃、電極間隔９mmにて異方性形状に加
工される。エッチング時間は、層間絶縁膜５としてのプ
ラズマＣＶＤ酸化膜厚が1.０μｍの時、３分間となる。
板型ＲＩＥ装置により、ＣＦ4 ／ＣＨＦ3 ／Ａr 混合ガ
スを用いて行なう。このときのプラズマ条件としては、
ガス圧力１３３Pa、ガス混合比ＣＦ4 ／ＣＨＦ3 ／Ａr
６０／６０／８００SCCM、ＲＦ（高周波）電力は３８０
KHz 、ＲＦ電力密度２Ｗ／cm2、上部電極温度２０℃、
下部電極温度−５℃、電極間隔９mmにて異方性形状に加
工される。エッチング時間は、層間絶縁膜５としてのプ
ラズマＣＶＤ酸化膜厚が1.０μｍの時、３分間となる。
【００１１】このドライエッチ後残ったレジストおよび
プラズマ重合膜は図１（ｂ）に示すように、まずアッシ
ングにて灰化する。このとき用いるアッシング装置はバ
レル型のバッチ装置、枚葉式のブラズマ方式枚葉式プラ
ズマダウンフロー方式が代表的であるが、アッシングレ
ートの均一性向上とプラズマダメージの低減のために
は、枚葉式プラズマダウンフロー方式が望ましい。
プラズマ重合膜は図１（ｂ）に示すように、まずアッシ
ングにて灰化する。このとき用いるアッシング装置はバ
レル型のバッチ装置、枚葉式のブラズマ方式枚葉式プラ
ズマダウンフロー方式が代表的であるが、アッシングレ
ートの均一性向上とプラズマダメージの低減のために
は、枚葉式プラズマダウンフロー方式が望ましい。
【００１２】このプラズマダウンフローアッシング装置
を用いて、プロセスガスとして、O2ガスを主とし、フッ
素を含むガスとしてたとえばＳＦ6 ガスを添加する。Ｓ
Ｆ6 ガスの混合比は３％〜２０％程度で十分であるが、
あまり多量に添加すると、プラズマＣＶＤ酸化膜のエッ
チレートが増加するため、コンタクトホール６ａが拡が
ってしまう。
を用いて、プロセスガスとして、O2ガスを主とし、フッ
素を含むガスとしてたとえばＳＦ6 ガスを添加する。Ｓ
Ｆ6 ガスの混合比は３％〜２０％程度で十分であるが、
あまり多量に添加すると、プラズマＣＶＤ酸化膜のエッ
チレートが増加するため、コンタクトホール６ａが拡が
ってしまう。
【００１３】このため、実験においては、５％添加して
用いた。アッシング条件は、ガス圧力１３３Pa、ガス混
合比Ｏ2 ／ＳＦ6 ４００／２０SCCM、2.４５GHz のマイ
クロ波電力６００Ｗ、ウエハ載置電極温度２０℃とし、
処理時間３分間とした。アッシング後のコンタクトホー
ル６ａの内壁およびコンタクトホール６ａの外側の酸化
膜上には、アッシング残渣物７が生ずる。
用いた。アッシング条件は、ガス圧力１３３Pa、ガス混
合比Ｏ2 ／ＳＦ6 ４００／２０SCCM、2.４５GHz のマイ
クロ波電力６００Ｗ、ウエハ載置電極温度２０℃とし、
処理時間３分間とした。アッシング後のコンタクトホー
ル６ａの内壁およびコンタクトホール６ａの外側の酸化
膜上には、アッシング残渣物７が生ずる。
【００１４】このアッシング残渣物７中には、コンタク
トホール６ａのドライエッチング時に第１配線層４のＡ
l −Ｓi −Ｃu 膜が削られて付着する金属（Ａl ，Ｓi
）や金属酸化物が含まれているため、このアッシング
では完全に除去することはできない。このため、アッシ
ング残渣物７を除去するため、有機系レジスト剥離剤に
よる洗浄を行なう必要がある。有機系レジスト剥離剤と
して、たとえば剥離剤１０６（東京応化製）を用い、基
板をこの有機系レジスト剥離剤に浸漬する。かくして、
図１（ｃ）に示すように、レジストマスク６およびアッ
シング残渣物７が完全に除去されることになる。
トホール６ａのドライエッチング時に第１配線層４のＡ
l −Ｓi −Ｃu 膜が削られて付着する金属（Ａl ，Ｓi
）や金属酸化物が含まれているため、このアッシング
では完全に除去することはできない。このため、アッシ
ング残渣物７を除去するため、有機系レジスト剥離剤に
よる洗浄を行なう必要がある。有機系レジスト剥離剤と
して、たとえば剥離剤１０６（東京応化製）を用い、基
板をこの有機系レジスト剥離剤に浸漬する。かくして、
図１（ｃ）に示すように、レジストマスク６およびアッ
シング残渣物７が完全に除去されることになる。
【００１５】このときの処理条件は、液温約２３℃（室
温）とし、パドル式に薬液を供給し、基板上に７５秒間
保持した後、振り切り乾燥し、さらに、純水にて３０秒
間洗浄し、再び振り切り乾燥させた。その結果、コンタ
クトホール６ａの内壁および外側の層間絶縁膜５上のア
ッシング残渣物７は完全に除去された。
温）とし、パドル式に薬液を供給し、基板上に７５秒間
保持した後、振り切り乾燥し、さらに、純水にて３０秒
間洗浄し、再び振り切り乾燥させた。その結果、コンタ
クトホール６ａの内壁および外側の層間絶縁膜５上のア
ッシング残渣物７は完全に除去された。
【００１６】従来方式として、Ｏ2 ガスによりアッシン
グを行ない、その後硝酸に浸漬した実験を同時に行な
い、明らかにコンタクトホール６ａの内壁および外側の
層間絶縁膜５上に残渣物が生ずることも確認されたのに
対し、この発明では、上述のように、アッシング残渣物
が完全に除去され、この発明の信頼性が実証された。
グを行ない、その後硝酸に浸漬した実験を同時に行な
い、明らかにコンタクトホール６ａの内壁および外側の
層間絶縁膜５上に残渣物が生ずることも確認されたのに
対し、この発明では、上述のように、アッシング残渣物
が完全に除去され、この発明の信頼性が実証された。
【００１７】なお、この発明では、第１配線層４として
Ａl −Ｓi −Ｃu 膜を例として説明したが、Ａl 合金単
層上に限るものではなく、Ｔi ，ＴｉＮ，ＴｉＷとＡl
合金との積層配線（たとえばＴｉＮ／Ａl −Ｓi −Ｃu
／ＴｉＮやＴｉＷ／Ａl −Ｓi −Ｃu ／ＴｉＷ）にも適
用可能である。また、洗浄に用いられる有機系レジスト
剥離剤は、剥離剤１０６上に限るものではなく、次に示
すいずれのものであっても同様の効果を得ることができ
る。
Ａl −Ｓi −Ｃu 膜を例として説明したが、Ａl 合金単
層上に限るものではなく、Ｔi ，ＴｉＮ，ＴｉＷとＡl
合金との積層配線（たとえばＴｉＮ／Ａl −Ｓi −Ｃu
／ＴｉＮやＴｉＷ／Ａl −Ｓi −Ｃu ／ＴｉＷ）にも適
用可能である。また、洗浄に用いられる有機系レジスト
剥離剤は、剥離剤１０６上に限るものではなく、次に示
すいずれのものであっても同様の効果を得ることができ
る。
【００１８】 ＭＳ２００１（商品名、以下同じ） 富士ハント製 剥離剤１０５ 東京応化製 Ｎ３７０ 長瀬産業製 Ｎ３８０ 長瀬産業製 リムーバー１００ ヘキストジャパン
製
製
【００１９】
【発明の効果】以上詳細に説明したように、この発明に
よれば、Ａl 配線層間のコンタクトホールのドライエッ
チング後のアッシング工程において、Ｏ2 ガスおよびフ
ッ素を含むガスの混合ガスを用いると、ドライエッチ後
のレジスト表面やプラズマ重合膜中に含まれるＡl のよ
うな金属物に対し、ＡｌＯＦのような蒸気圧の高いフッ
素酸化物を形成することにより、アッシング残渣物を除
去しやすくする効果が得られる。
よれば、Ａl 配線層間のコンタクトホールのドライエッ
チング後のアッシング工程において、Ｏ2 ガスおよびフ
ッ素を含むガスの混合ガスを用いると、ドライエッチ後
のレジスト表面やプラズマ重合膜中に含まれるＡl のよ
うな金属物に対し、ＡｌＯＦのような蒸気圧の高いフッ
素酸化物を形成することにより、アッシング残渣物を除
去しやすくする効果が得られる。
【００２０】また、アッシング残渣物を洗浄する工程に
おいて、有機系レジスト剥離剤を用いることにより、プ
ラズマ重合膜を膨潤させ剥離する効果との組み合わせに
より、従来除去できなかったアッシング残渣物が完全に
除去され、コンタクトの接合抵抗の低減，安定化が期待
できる。
おいて、有機系レジスト剥離剤を用いることにより、プ
ラズマ重合膜を膨潤させ剥離する効果との組み合わせに
より、従来除去できなかったアッシング残渣物が完全に
除去され、コンタクトの接合抵抗の低減，安定化が期待
できる。
【図１】この発明の半導体素子の製造方法の一実施例の
工程断面図。
工程断面図。
【図２】従来のコンタクトホールの製造方法の工程断面
図。
図。
４ 第１配線層 ５ 層間絶縁膜 ６ レジストマスク ６ａ コンタクトホール ７ アッシング残渣物 １０ 基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205
Claims (1)
- 【請求項１】 Ａl 配線層間のコンタクトホールのドラ
イエッチング後にO2ガスおよびフッ素ガスを含むガスの
混合ガスを用いてレジストをアッシングするアッシング
工程と、 アッシングした後の残渣物を有機系レジスト剥離剤を用
いて洗浄する洗浄工程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290498A JP2983356B2 (ja) | 1991-10-11 | 1991-10-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290498A JP2983356B2 (ja) | 1991-10-11 | 1991-10-11 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102108A true JPH05102108A (ja) | 1993-04-23 |
| JP2983356B2 JP2983356B2 (ja) | 1999-11-29 |
Family
ID=17756805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290498A Expired - Fee Related JP2983356B2 (ja) | 1991-10-11 | 1991-10-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2983356B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888309A (en) * | 1997-12-29 | 1999-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma |
| US6339019B1 (en) | 1998-02-12 | 2002-01-15 | Nec Corporation | Method of manufacturing semiconductor device having reduced connection failure between wiring layers |
| KR20030052168A (ko) * | 2001-12-20 | 2003-06-26 | 동부전자 주식회사 | 반도체 소자의 금속 배선 패턴 방법 |
| KR100431433B1 (ko) * | 1997-06-19 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치의 콘택홀 형성 방법 |
| WO2009142281A1 (ja) * | 2008-05-22 | 2009-11-26 | 旭硝子株式会社 | フッ素化合物による洗浄方法 |
| WO2015129212A1 (ja) * | 2014-02-26 | 2015-09-03 | 株式会社Ｊｏｌｅｄ | 電子デバイスおよびその製造方法 |
-
1991
- 1991-10-11 JP JP3290498A patent/JP2983356B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431433B1 (ko) * | 1997-06-19 | 2004-07-30 | 삼성전자주식회사 | 반도체 장치의 콘택홀 형성 방법 |
| US5888309A (en) * | 1997-12-29 | 1999-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma |
| US6339019B1 (en) | 1998-02-12 | 2002-01-15 | Nec Corporation | Method of manufacturing semiconductor device having reduced connection failure between wiring layers |
| KR20030052168A (ko) * | 2001-12-20 | 2003-06-26 | 동부전자 주식회사 | 반도체 소자의 금속 배선 패턴 방법 |
| WO2009142281A1 (ja) * | 2008-05-22 | 2009-11-26 | 旭硝子株式会社 | フッ素化合物による洗浄方法 |
| WO2015129212A1 (ja) * | 2014-02-26 | 2015-09-03 | 株式会社Ｊｏｌｅｄ | 電子デバイスおよびその製造方法 |
| JPWO2015129212A1 (ja) * | 2014-02-26 | 2017-03-30 | 株式会社Ｊｏｌｅｄ | 電子デバイスおよびその製造方法 |
| US10680137B2 (en) | 2014-02-26 | 2020-06-09 | Joled Inc. | Electronic device having an intermediate layer disposed between two electrically-conductive layers |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2983356B2 (ja) | 1999-11-29 |
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Legal Events
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|---|---|---|---|
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