JP2983356B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

Info

Publication number
JP2983356B2
JP2983356B2 JP3290498A JP29049891A JP2983356B2 JP 2983356 B2 JP2983356 B2 JP 2983356B2 JP 3290498 A JP3290498 A JP 3290498A JP 29049891 A JP29049891 A JP 29049891A JP 2983356 B2 JP2983356 B2 JP 2983356B2
Authority
JP
Japan
Prior art keywords
ashing
gas
semiconductor device
resist
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3290498A
Other languages
English (en)
Other versions
JPH05102108A (ja
Inventor
元樹 小林
康陽 宮川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP3290498A priority Critical patent/JP2983356B2/ja
Publication of JPH05102108A publication Critical patent/JPH05102108A/ja
Application granted granted Critical
Publication of JP2983356B2 publication Critical patent/JP2983356B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体素子の製造方
法に関し、特に、Al配線層間のコンタクトホールをド
ライエッチングした後のマスク材(レジスト)の残渣の
除去性を改善できるようにした半導体素子の製造方法に
関する。
【0002】
【従来の技術】従来、半導体素子のAl 配線層の接続の
ため形成されるコンタクトホールの製造方法は図2に示
されており、この図2(a)〜図2(c)はそのコンタ
クトホールの製造方法の工程断面図であり、まず、図2
(a)に示すように、第1配線層1を形成した後、層間
絶縁膜2として、例えばプラズマ化学気相成長法(CV
D)酸化膜を成長させた後、コンタクトホールパターン
3aを光リソグラフィを用いてフォトレジストをパター
ニングして形成する。
【0003】次に、図2(b) に示すように、プラズマC
VD酸化膜の層間絶縁膜2のエッチングは、反応性イオ
ンエッチング(RIE)に代表されるドライエッチング
により達成される。例えば、平行平板RIE装置を用い
て、CF4 /CHF3 /Ar混合ガスにより異方性形状
に加工することができる。
【0004】このドライエッチング後のレジストマスク
3の除去は、主にバレル型または同軸バレル型のアッシ
ング装置(または他の方式のアッシング装置)を用い
て、O2ガスを主に用いて、レジストを灰化し、さらに、
薬液洗浄として、たとえば配線層がAl合金である場
合、硝酸またはコリンの水溶液中に被処理基板を浸漬し
て灰化した後の残渣物を除去するような方法を用いてい
た。かくして、図2(c)に示すようにレジストマスク
3を除去することができる。
【0005】
【発明が解決しようとする課題】しかしながら、以上述
べたいずれの方法であっても、ドライエッチ後のレジス
トおよびコンタクトホール中に付着するプラズマ重合膜
を完全に除去することはできず、洗浄後にもコンタクト
ホールの中や上部に残渣物が発生し、技術的に満足でき
るものではなかった。
【0006】この発明は、前記従来技術が持っている問
題点のうち、コンタクトホールのドライエッチ後のレジ
ストおよびプラズマ重合膜が完全に除去できないという
問題点について解決した半導体素子の製造方法を提供す
るものである。
【0007】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子の製造方法において、酸素
ガスとフッ素を含むガスの混合ガスによりレジストを灰
化するアッシング工程と、このアッシング工程によりア
ッシングした後の残渣物を有機系レジスト剥離剤を用い
て洗浄する洗浄工程とを導入したものである。
【0008】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、O2 ガスとフ
ッ素を含むガスの混合ガスによりドライエッチングのレ
ジスト表面やプラズマ重合膜中に含まれるAlのような
金属物に対してAlOFのような蒸気圧の高いフッ素酸
を形成し、アッシング残渣物を除去し易くなるととも
に、洗浄工程で有機系レジスト剥離剤によりプラズマ重
合膜を膨潤させて剥離し易くし、したがって、前記問題
点を除去できる。
【0009】
【実施例】以下、この発明の半導体素子の製造方法の実
施例について図面に基づき説明する。図1(a)〜図1
(c)はその一実施例の工程断面図である。まず、図1
(a)に示すように、基板上に図示していないトランジ
スタやキャパシタなどの素子を形成した後、第1配線層
4として、たとえばAl −1%Si−0.5%Cu 膜をパ
ターニングして形成し、その上に層間絶縁膜5として、
たとえば、プラズマCVD酸化膜を全面に被着し、その
上にレジストマスク6を通常の光リソグラフィを用い
て、パターニングした後ドライエッチングする。
【0010】このドライエッチングは、たとえば平行平
板型RIE装置により、CF4 /CHF3 /Ar 混合ガ
スを用いて行なう。このときのプラズマ条件としては、
ガス圧力133Pa、ガス混合比CF4 /CHF3 /Ar
60/60/800SCCM、RF(高周波)電力は380
KHz 、RF電力密度2W/cm2、上部電極温度20℃、
下部電極温度−5℃、電極間隔9mmにて異方性形状に加
工される。エッチング時間は、層間絶縁膜5としてのプ
ラズマCVD酸化膜厚が1.0μmの時、3分間となる。
【0011】このドライエッチ後残ったレジストおよび
プラズマ重合膜は図1(b)に示すように、まずアッシ
ングにて灰化する。このとき用いるアッシング装置はバ
レル型のバッチ装置、枚葉式のブラズマ方式枚葉式プラ
ズマダウンフロー方式が代表的であるが、アッシングレ
ートの均一性向上とプラズマダメージの低減のために
は、枚葉式プラズマダウンフロー方式が望ましい。
【0012】このプラズマダウンフローアッシング装置
を用いて、プロセスガスとして、O2ガスを主とし、フッ
素を含むガスとしてたとえばSF6 ガスを添加する。S
6 ガスの混合比は3%〜20%程度で十分であるが、
あまり多量に添加すると、プラズマCVD酸化膜のエッ
チレートが増加するため、コンタクトホール6aが拡が
ってしまう。
【0013】このため、実験においては、5%添加して
用いた。アッシング条件は、ガス圧力133Pa、ガス混
合比O2 /SF6 400/20SCCM、2.45GHz のマイ
クロ波電力600W、ウエハ載置電極温度20℃とし、
処理時間3分間とした。アッシング後のコンタクトホー
ル6aの内壁およびコンタクトホール6aの外側の酸化
膜上には、アッシング残渣物7が生ずる。
【0014】このアッシング残渣物7中には、コンタク
トホール6aのドライエッチング時に第1配線層4のA
l −Si −Cu 膜が削られて付着する金属(Al ,Si
)や金属酸化物が含まれているため、このアッシング
では完全に除去することはできない。このため、アッシ
ング残渣物7を除去するため、有機系レジスト剥離剤に
よる洗浄を行なう必要がある。有機系レジスト剥離剤と
して、たとえば剥離剤106(東京応化製)を用い、基
板をこの有機系レジスト剥離剤に浸漬する。かくして、
図1(c)に示すように、レジストマスク6およびアッ
シング残渣物7が完全に除去されることになる。
【0015】このときの処理条件は、液温約23℃(室
温)とし、パドル式に薬液を供給し、基板上に75秒間
保持した後、振り切り乾燥し、さらに、純水にて30秒
間洗浄し、再び振り切り乾燥させた。その結果、コンタ
クトホール6aの内壁および外側の層間絶縁膜5上のア
ッシング残渣物7は完全に除去された。
【0016】従来方式として、O2 ガスによりアッシン
グを行ない、その後硝酸に浸漬した実験を同時に行な
い、明らかにコンタクトホール6aの内壁および外側の
層間絶縁膜5上に残渣物が生ずることも確認されたのに
対し、この発明では、上述のように、アッシング残渣物
が完全に除去され、この発明の信頼性が実証された。
【0017】なお、この発明では、第1配線層4として
Al −Si −Cu 膜を例として説明したが、Al 合金単
層上に限るものではなく、Ti ,TiN,TiWとAl
合金との積層配線(たとえばTiN/Al −Si −Cu
/TiNやTiW/Al −Si −Cu /TiW)にも適
用可能である。また、洗浄に用いられる有機系レジスト
剥離剤は、剥離剤106上に限るものではなく、次に示
すいずれのものであっても同様の効果を得ることができ
る。
【0018】 MS2001(商品名、以下同じ) 富士ハント製 剥離剤105 東京応化製 N370 長瀬産業製 N380 長瀬産業製 リムーバー100 ヘキストジャパン
【0019】
【発明の効果】以上詳細に説明したように、この発明に
よれば、Al 配線層間のコンタクトホールのドライエッ
チング後のアッシング工程において、O2 ガスおよびフ
ッ素を含むガスの混合ガスを用いると、ドライエッチ後
のレジスト表面やプラズマ重合膜中に含まれるAl のよ
うな金属物に対し、AlOFのような蒸気圧の高いフッ
素酸化物を形成することにより、アッシング残渣物を除
去しやすくする効果が得られる。
【0020】また、アッシング残渣物を洗浄する工程に
おいて、有機系レジスト剥離剤を用いることにより、プ
ラズマ重合膜を膨潤させ剥離する効果との組み合わせに
より、従来除去できなかったアッシング残渣物が完全に
除去され、コンタクトの接合抵抗の低減,安定化が期待
できる。
【図面の簡単な説明】
【図1】この発明の半導体素子の製造方法の一実施例の
工程断面図。
【図2】従来のコンタクトホールの製造方法の工程断面
図。
【符号の説明】
4 第1配線層 5 層間絶縁膜 6 レジストマスク 6a コンタクトホール 7 アッシング残渣物 10 基板

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 Al 配線層間のコンタクトホールのドラ
    イエッチング後にO2ガスおよびフッ素ガスを含むガスの
    混合ガスを用いてレジストをアッシングするアッシング
    工程と、 アッシングした後の残渣物を有機系レジスト剥離剤を用
    いて洗浄する洗浄工程と、 よりなる半導体素子の製造方法。
JP3290498A 1991-10-11 1991-10-11 半導体素子の製造方法 Expired - Fee Related JP2983356B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3290498A JP2983356B2 (ja) 1991-10-11 1991-10-11 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3290498A JP2983356B2 (ja) 1991-10-11 1991-10-11 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JPH05102108A JPH05102108A (ja) 1993-04-23
JP2983356B2 true JP2983356B2 (ja) 1999-11-29

Family

ID=17756805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3290498A Expired - Fee Related JP2983356B2 (ja) 1991-10-11 1991-10-11 半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP2983356B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100431433B1 (ko) * 1997-06-19 2004-07-30 삼성전자주식회사 반도체 장치의 콘택홀 형성 방법
US5888309A (en) * 1997-12-29 1999-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
JPH11233626A (ja) 1998-02-12 1999-08-27 Nec Corp 半導体装置の製造方法
KR20030052168A (ko) * 2001-12-20 2003-06-26 동부전자 주식회사 반도체 소자의 금속 배선 패턴 방법
WO2009142281A1 (ja) * 2008-05-22 2009-11-26 旭硝子株式会社 フッ素化合物による洗浄方法
JP6175676B2 (ja) * 2014-02-26 2017-08-09 株式会社Joled 電子デバイスおよびその製造方法

Also Published As

Publication number Publication date
JPH05102108A (ja) 1993-04-23

Similar Documents

Publication Publication Date Title
US5849639A (en) Method for removing etching residues and contaminants
US5925577A (en) Method for forming via contact hole in a semiconductor device
JP3287406B2 (ja) 半導体装置の製造方法
JP2001313282A (ja) ドライエッチング方法
JP2983356B2 (ja) 半導体素子の製造方法
JP2003023072A (ja) 半導体装置の製造方法および半導体装置の製造装置
JP3932636B2 (ja) 半導体装置の製造方法
JPH10308447A (ja) 半導体装置の製造方法
JP3704030B2 (ja) 半導体装置の製造方法
JP2001237228A (ja) 基板処理方法および基板処理装置ならびにデバイス製造方法
JP2888732B2 (ja) 半導体装置の製造方法
JP4482217B2 (ja) 半導体装置用洗浄剤及び半導体装置の洗浄方法
JP3058979B2 (ja) Al合金のドライエッチング後の腐蝕防止方法
JP2001210648A (ja) 電子デバイスの製造方法
JPH10303197A (ja) 半導体装置の製造方法
KR20080088246A (ko) 반도체 기판 세정 방법
JP3487734B2 (ja) パターン形成方法
JPH05190514A (ja) 半導体装置の製造方法
JP2006319151A (ja) エッチング残渣除去方法及びそれを用いた半導体装置の製造方法
JPH06168917A (ja) レジスト除去方法
KR100499628B1 (ko) 반도체 소자의 세정 방법
JPH02152232A (ja) 洗浄方法
JP2001351974A (ja) 半導体装置の製造方法
JPH0917796A (ja) 配線形成方法
JPH07321117A (ja) 半導体基板の処理方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990831

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070924

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080924

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090924

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100924

Year of fee payment: 11

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100924

Year of fee payment: 11

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100924

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110924

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees