JPH02166751A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02166751A JPH02166751A JP32268288A JP32268288A JPH02166751A JP H02166751 A JPH02166751 A JP H02166751A JP 32268288 A JP32268288 A JP 32268288A JP 32268288 A JP32268288 A JP 32268288A JP H02166751 A JPH02166751 A JP H02166751A
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超ＬＳＩなどの高集積化に際し、多層配線にお
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を形成し平坦化するのに有効な半導体装置の製
造方法に関する。
ける層間絶縁膜に用いられ、微細な凹凸を有する基板上
に絶縁膜を形成し平坦化するのに有効な半導体装置の製
造方法に関する。
従来の技術
１、、 Ｓ Ｉの集積度が増すにつれ、配線を多層に櫃
み重ねる技術が用いられており、微細な配線間に絶縁膜
を埋込む七ともに平坦な層間絶縁膜を形成する必要があ
る。そこで、従来では気相成長方法（以下ＣＶＤ法と記
す）によるＳｉＯ３膜等絶縁膜の形成と、その絶縁膜を
エツチングする工程をくり返すことによって、微細な配
線間への絶縁膜の埋込みや層間絶縁膜の平坦比する方法
や、液状のガラス性物質を塗布し加熱硬化して平坦化す
る方法等が種々検討されている。例えば、前者はアイ・
イ・イ・イ ヴイ・エル・ニス・アイ マルチレベル
インターコネクション コンファレンス Ｊｕｎｅ
１３−１４．１９８８ Ｇ、Ｗ。
み重ねる技術が用いられており、微細な配線間に絶縁膜
を埋込む七ともに平坦な層間絶縁膜を形成する必要があ
る。そこで、従来では気相成長方法（以下ＣＶＤ法と記
す）によるＳｉＯ３膜等絶縁膜の形成と、その絶縁膜を
エツチングする工程をくり返すことによって、微細な配
線間への絶縁膜の埋込みや層間絶縁膜の平坦比する方法
や、液状のガラス性物質を塗布し加熱硬化して平坦化す
る方法等が種々検討されている。例えば、前者はアイ・
イ・イ・イ ヴイ・エル・ニス・アイ マルチレベル
インターコネクション コンファレンス Ｊｕｎｅ
１３−１４．１９８８ Ｇ、Ｗ。
Ｈｉ Ｉ Ｉｓ″Ａ ＨＩＧＨ−ＰＥＲＦＯＲＭＡＮ
ＣＥ ＳＵＢＭＩＣＲＯＮ ＣＭＯ３ＴＷＯ−ＬＥ
ＶＥＬ ＭＥＴＡＬ ＴＥＣＨＮＯＬＯＧＹＩＮＣ
ＯＲＰＯＲＡＴＸＮＧ Ａ ＰＴ、ＡＳＭＡ Ｔ
Ｅ０１ ＩＮＴＥＲＬＥＵＥＬ ＤＩＥＩ−ＥＣ’
ｌ’ＲＩＣ” （ｒＥＥＥ Ｖ−ＭＩＣＣｏｎｆ、Ｊ
ｕｎｅ １３−１４．１９８８）に述べられているよ
うに、第３図（Ａ）においてＳｉ基板１００にＡＩ配線
パターン１０２ （１０２Ａ〜１０２Ｃ）が形成されて
いる上にテトラエトキシシラン（ＴＥ０１）のような有
機オキシシラン類を原料ガスとしてＣＶＤ法で分解し、
Ｓ ｒ ０２膜１０４を形成し微細なＡｌ配線パターン
上を平坦化する。しかる後に第３図（Ｂ）に示すように
Ｓｉ○２膜１０４を異方性エツチングして層間絶縁膜と
してのＳｉｎ、、膜１０５を得る。また、後者はアイ・
イ・イ・イ ヴイ・エル・ニス・アイ マルチレベル
インターコネクション コンファレンス Ｊｕｎｅ
１３−１４．１９８８ Ｍａｓａｔｏ Ｋａ
ｗａｉ”１ＮＴＥＲＴ、 ＡＹＥＲＥＤＤＩＥＬＥＣＴ
ＲＩＣＰＬＡＮＡＲＩＺＡＴｌＯＮ ＷＩＴＨ
ＴＥ０１−ＣＶＤ ＡＮＤＳＯＧ” （ＩＥ
ＥＥ Ｖ−ＭＩＣＣｏｎｆ、Ｊｕｎｅ １３−１４
．１９８８）に述べられているように、第４図（Ａ）に
おいて、Ｓｉ基板１１０にＡＩ配線パターン１１２（１
１２Ａ〜１１２Ｃ）が形成されている上にＴＥ０１をＣ
ＶＤ法で分解し５ｉＯ７膜１１４を形成する。しかる後
にスピン・オン・グラス（ＳＯＧ）を塗布し加熱硬化に
よって薄膜１１６を形成し基板表面を平坦化した後、Ｃ
ＶＤ法によりリンガラス（ＰＳＧ）１１８を形成して層
間絶縁膜を得ている。上記例に示したように、有機オキ
シシランを用いたＳ ！ ０２膜は段差被覆性が良（、
配線間隙を埋込むのに適しているため、平坦化工程との
組合せにより、配線の高密度化が図れる。
ＣＥ ＳＵＢＭＩＣＲＯＮ ＣＭＯ３ＴＷＯ−ＬＥ
ＶＥＬ ＭＥＴＡＬ ＴＥＣＨＮＯＬＯＧＹＩＮＣ
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ｌ’ＲＩＣ” （ｒＥＥＥ Ｖ−ＭＩＣＣｏｎｆ、Ｊ
ｕｎｅ １３−１４．１９８８）に述べられているよ
うに、第３図（Ａ）においてＳｉ基板１００にＡＩ配線
パターン１０２ （１０２Ａ〜１０２Ｃ）が形成されて
いる上にテトラエトキシシラン（ＴＥ０１）のような有
機オキシシラン類を原料ガスとしてＣＶＤ法で分解し、
Ｓ ｒ ０２膜１０４を形成し微細なＡｌ配線パターン
上を平坦化する。しかる後に第３図（Ｂ）に示すように
Ｓｉ○２膜１０４を異方性エツチングして層間絶縁膜と
してのＳｉｎ、、膜１０５を得る。また、後者はアイ・
イ・イ・イ ヴイ・エル・ニス・アイ マルチレベル
インターコネクション コンファレンス Ｊｕｎｅ
１３−１４．１９８８ Ｍａｓａｔｏ Ｋａ
ｗａｉ”１ＮＴＥＲＴ、 ＡＹＥＲＥＤＤＩＥＬＥＣＴ
ＲＩＣＰＬＡＮＡＲＩＺＡＴｌＯＮ ＷＩＴＨ
ＴＥ０１−ＣＶＤ ＡＮＤＳＯＧ” （ＩＥ
ＥＥ Ｖ−ＭＩＣＣｏｎｆ、Ｊｕｎｅ １３−１４
．１９８８）に述べられているように、第４図（Ａ）に
おいて、Ｓｉ基板１１０にＡＩ配線パターン１１２（１
１２Ａ〜１１２Ｃ）が形成されている上にＴＥ０１をＣ
ＶＤ法で分解し５ｉＯ７膜１１４を形成する。しかる後
にスピン・オン・グラス（ＳＯＧ）を塗布し加熱硬化に
よって薄膜１１６を形成し基板表面を平坦化した後、Ｃ
ＶＤ法によりリンガラス（ＰＳＧ）１１８を形成して層
間絶縁膜を得ている。上記例に示したように、有機オキ
シシランを用いたＳ ！ ０２膜は段差被覆性が良（、
配線間隙を埋込むのに適しているため、平坦化工程との
組合せにより、配線の高密度化が図れる。
発明が解決しようとする課題
しかし、第３図に示す従来の方法においては、上層の配
線を形成した際、配線の短絡や断線が起こりやすい。つ
まり、ＳｉＯ□膜を厚く形成することにより基板表面の
平坦化を行っているので、下層の配線の間隔が広い部分
では、５ｉｎ２膜形成後も初期の段差が残る。そのため
、ある間隔の段差部においては、配線としての導体膜を
エツチングする際のマスク材の形成が困難となり、導体
膜のエツチング残りが発生し、配線の短絡が起こりやす
くなる。また、このような段差部においては、配線の断
線も起こりやすい。さらには、最終的な層間絶縁膜の形
状がＳ ｉＯ２膜のエツチング量に依存するため、層間
絶縁膜の形状を安定に制御するのが困難である。以上の
原因で歩留りが低下するという問題がある。
線を形成した際、配線の短絡や断線が起こりやすい。つ
まり、ＳｉＯ□膜を厚く形成することにより基板表面の
平坦化を行っているので、下層の配線の間隔が広い部分
では、５ｉｎ２膜形成後も初期の段差が残る。そのため
、ある間隔の段差部においては、配線としての導体膜を
エツチングする際のマスク材の形成が困難となり、導体
膜のエツチング残りが発生し、配線の短絡が起こりやす
くなる。また、このような段差部においては、配線の断
線も起こりやすい。さらには、最終的な層間絶縁膜の形
状がＳ ｉＯ２膜のエツチング量に依存するため、層間
絶縁膜の形状を安定に制御するのが困難である。以上の
原因で歩留りが低下するという問題がある。
また、第４図に示す従来の方法においては、微細な配線
間隙に形成したＳＯＧにクラックが発生しやすい。つま
り、ＳＯＧは塗布で塗るため、表面の凸部には少なく、
四部には多（のＳＯＧが残り、平坦化には有効な方法で
あるがＳＯＧを厚く塗布した場合には、ＳＯＧを加熱硬
化する際堆積の収縮があるためＳＯＧ自体にクラックが
発生しやすい。そのため配線の断線が起こり、歩留り及
び信頼性の低下の原因となるという問題がある。
間隙に形成したＳＯＧにクラックが発生しやすい。つま
り、ＳＯＧは塗布で塗るため、表面の凸部には少なく、
四部には多（のＳＯＧが残り、平坦化には有効な方法で
あるがＳＯＧを厚く塗布した場合には、ＳＯＧを加熱硬
化する際堆積の収縮があるためＳＯＧ自体にクラックが
発生しやすい。そのため配線の断線が起こり、歩留り及
び信頼性の低下の原因となるという問題がある。
本発明はこのような従来の問題に鑑み、これらの問題点
を解決し、製造歩留り及び信頼性に優れ、素子の高集積
化並びに高速化を可能とする半導体装置の製造方法を提
供することを目的とする。
を解決し、製造歩留り及び信頼性に優れ、素子の高集積
化並びに高速化を可能とする半導体装置の製造方法を提
供することを目的とする。
課題を解決するための手段
本発明は、かかる問題を解決すべく、凹凸を有する半導
体基板上に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜をエツチングすることによって前記第１の絶縁膜
の膜厚を減じて所定の値にする工程と、前記第１の絶縁
膜上に液状のガラス性物質を塗布し加熱硬化して膜を形
成することにより前記半導体基板上を平坦化する工程を
備えてなることを特徴とする半導体装置の製造方法を提
供する。
体基板上に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜をエツチングすることによって前記第１の絶縁膜
の膜厚を減じて所定の値にする工程と、前記第１の絶縁
膜上に液状のガラス性物質を塗布し加熱硬化して膜を形
成することにより前記半導体基板上を平坦化する工程を
備えてなることを特徴とする半導体装置の製造方法を提
供する。
作 用
本発明は上記構成により、次のように作用する。
■ 第１の絶縁膜を形成することにより、半導体基板の
微細間隔の凹凸部上を平坦化する。
微細間隔の凹凸部上を平坦化する。
■ 第１の絶縁膜をエツチングして所定の膜厚にするこ
とによって、第１の絶縁膜の段部における傾斜をゆるや
かにする。また、この傾斜により、液状ガラス性物質を
塗布する際、膜厚を薄くできるので、クラックが発生す
るのを防止できる。
とによって、第１の絶縁膜の段部における傾斜をゆるや
かにする。また、この傾斜により、液状ガラス性物質を
塗布する際、膜厚を薄くできるので、クラックが発生す
るのを防止できる。
■ 第１の絶縁膜上に液状のガラス性物質を塗布し加熱
硬化して膜を形成することにより、第１の絶縁膜上に残
存する段差部を平坦化することができ、上層の配線の形
成が容易になる。
硬化して膜を形成することにより、第１の絶縁膜上に残
存する段差部を平坦化することができ、上層の配線の形
成が容易になる。
実 施 例
（実施例１）
以下、本発明の製造方法を具体例に基づいて説明する。
第１図Ａ−Ｅは本発明による一実施例の製造工程で２層
配線の形成工程を示す。第１図（Ａ）に示す半導体Ｓｉ
基板２に回路素子が作成され、Ａｌによってパッドや配
線となる第１のＡ１配線４（４Ａ〜４Ｃ）が形成された
基板をプラズマＣＶＤ装置中で基板温度を３９０℃に保
ち、ＴＥＯＳと０２の混合ガスを導入し、真空度が１０
Ｔｏ ｒｒの状態でプラズマ生成し、Ｓｉｎ、、１１１
８を２μｒｎ堆積する。このとき、Ａ１配線４の２μｍ
以下の間隙上が平坦化される。また、’１” Ｅ ＯＳ
を分解して得られる５ｉｎ２膜は段差被覆性が良く、Ａ
１配線４の微細な間隔を埋込むのに適している。
配線の形成工程を示す。第１図（Ａ）に示す半導体Ｓｉ
基板２に回路素子が作成され、Ａｌによってパッドや配
線となる第１のＡ１配線４（４Ａ〜４Ｃ）が形成された
基板をプラズマＣＶＤ装置中で基板温度を３９０℃に保
ち、ＴＥＯＳと０２の混合ガスを導入し、真空度が１０
Ｔｏ ｒｒの状態でプラズマ生成し、Ｓｉｎ、、１１１
８を２μｒｎ堆積する。このとき、Ａ１配線４の２μｍ
以下の間隙上が平坦化される。また、’１” Ｅ ＯＳ
を分解して得られる５ｉｎ２膜は段差被覆性が良く、Ａ
１配線４の微細な間隔を埋込むのに適している。
しかる後に、第１図（Ｂ）に示すように、ト、記（Ａ）
で示す基板をドライエツチング装置内に設置し、ＣＦ４
ガスを導入し、真空度が３００ ｍ Ｔｏｒｒの状態で
プラズマ生成し、５ｉｎ２膜８を１．５μｍエツチング
して５１０２膜９を得る。このエツチングによって、Ｓ
ｉＯ□膜９０段差部における傾斜がゆるやかになる。
で示す基板をドライエツチング装置内に設置し、ＣＦ４
ガスを導入し、真空度が３００ ｍ Ｔｏｒｒの状態で
プラズマ生成し、５ｉｎ２膜８を１．５μｍエツチング
して５１０２膜９を得る。このエツチングによって、Ｓ
ｉＯ□膜９０段差部における傾斜がゆるやかになる。
しかる後に、第１図（Ｃ）のように上記（Ｂ）で示す基
板上にスピン・オン・グラス（ＳＯＧ）を回転塗布した
後、４５０°Ｃの温度て３０分間熱処理を行い０．１μ
ｍのＳＯＧ膜１０を形成する。このときｓ ｉｏ ２
ｍ ９上に残存する凹部にＳＯＧが流れ込み基板表面が
平坦化される。また、−Ｉ−記エッチングによって５ｉ
ｎ２膜９の段差部にはゆるやかな傾斜が形成されている
ため、ＳＯＧ膜１０の膜厚が薄くても十分平坦化の効果
があり、熱処理を行った際にも応力がかかりに（い構造
となちているため、クラックの発生が防止できる。この
点が、本発明の極めて重要な点の−ってあり、上記エツ
チング工程と上記ＳＯＧ膜の形成工程の組合せによって
、信頼性の高いＳＯＧ膜の形成がはじめて可能となる。
板上にスピン・オン・グラス（ＳＯＧ）を回転塗布した
後、４５０°Ｃの温度て３０分間熱処理を行い０．１μ
ｍのＳＯＧ膜１０を形成する。このときｓ ｉｏ ２
ｍ ９上に残存する凹部にＳＯＧが流れ込み基板表面が
平坦化される。また、−Ｉ−記エッチングによって５ｉ
ｎ２膜９の段差部にはゆるやかな傾斜が形成されている
ため、ＳＯＧ膜１０の膜厚が薄くても十分平坦化の効果
があり、熱処理を行った際にも応力がかかりに（い構造
となちているため、クラックの発生が防止できる。この
点が、本発明の極めて重要な点の−ってあり、上記エツ
チング工程と上記ＳＯＧ膜の形成工程の組合せによって
、信頼性の高いＳＯＧ膜の形成がはじめて可能となる。
さらに、Ｓ ｉ Ｏ２膜９の段差部の形状はＳｉ○２１
１簗８のエツチング量に依存するが、ＳＯＧ膜１０を形
成することによって、Ｓ ｉ ０２膜９の段差部の形状
に関係な（基板表面を平坦化できる。この点も本発明の
極めて重要な点の一つであり、Ｓ。
１簗８のエツチング量に依存するが、ＳＯＧ膜１０を形
成することによって、Ｓ ｉ ０２膜９の段差部の形状
に関係な（基板表面を平坦化できる。この点も本発明の
極めて重要な点の一つであり、Ｓ。
Ｇ膜１０によって、層間絶縁膜表面の形状制御の安定化
がはじめて可能となる。しかる後に、第１図（Ｄ）のよ
うにＴＥＯＳと０２の混合ガスによるブラズ７ＣＶＤ法
でＳｉ○２膜１２を０．２μｍ堆積して層間絶縁膜が得
られる。
がはじめて可能となる。しかる後に、第１図（Ｄ）のよ
うにＴＥＯＳと０２の混合ガスによるブラズ７ＣＶＤ法
でＳｉ○２膜１２を０．２μｍ堆積して層間絶縁膜が得
られる。
次に、このように平坦化した基板に多層配線を形成する
ために以下の工程を行った。前記基板上にレジスト膜を
塗布し所望の領域を露光してレジスト膜パターン（図示
せず）を得る。そして、基板をドライエツチング装置内
に設置し、基板温度を２０℃に保ち、ＣＨＦ３と０２の
流量比が１０：１で、真空度が０ 、２ Ｔｏ ｒ ｒ
の状態でプラズマ生成し、レジスト膜パターンをマスク
にしてＳｉＯ□膜９，１２及びＳＯＧ膜１０をエツチン
グしスルーホールを形成し、レジスト膜パターンを除去
する。次に、基板をスパッタ装置内に設置し、ＡＩツタ
−ットをスパッタして基板上に第２の導体としてＡｔ膜
１４を１μｍ堆積する。次に基板上にレジスト膜を塗布
し所望の領域を露光してレジスト膜パターン（図示せず
）を得る。
ために以下の工程を行った。前記基板上にレジスト膜を
塗布し所望の領域を露光してレジスト膜パターン（図示
せず）を得る。そして、基板をドライエツチング装置内
に設置し、基板温度を２０℃に保ち、ＣＨＦ３と０２の
流量比が１０：１で、真空度が０ 、２ Ｔｏ ｒ ｒ
の状態でプラズマ生成し、レジスト膜パターンをマスク
にしてＳｉＯ□膜９，１２及びＳＯＧ膜１０をエツチン
グしスルーホールを形成し、レジスト膜パターンを除去
する。次に、基板をスパッタ装置内に設置し、ＡＩツタ
−ットをスパッタして基板上に第２の導体としてＡｔ膜
１４を１μｍ堆積する。次に基板上にレジスト膜を塗布
し所望の領域を露光してレジスト膜パターン（図示せず
）を得る。
そして、基板をドライエツチング装置内に設置し、Ｓ
ｉ Ｃｌ ４ガスでプラズマ生成し、レジスト膜パター
ンをマスクにしてＡ Ｉ ＩＩＥＫ ｌ ４をエッチン
グして、第２の導体パターンとしてのＡＩ配線１４を形
成する。その後レジスト膜パターンを除去すると、第１
図（Ｅ）に示すように、２層ＡＩ配線構造が得られる。
ｉ Ｃｌ ４ガスでプラズマ生成し、レジスト膜パター
ンをマスクにしてＡ Ｉ ＩＩＥＫ ｌ ４をエッチン
グして、第２の導体パターンとしてのＡＩ配線１４を形
成する。その後レジスト膜パターンを除去すると、第１
図（Ｅ）に示すように、２層ＡＩ配線構造が得られる。
なお、上記プラズマＣＶＤにおいて、ＴＥ０１の代りに
エチルトリエトキシシラン［Ｃ２Ｈ５５ｉ（ＯＣ２Ｈ５
）、］を用いてもよい。また、上記プラズマＣＶＤにお
いて、ＴＥ０１と０２の代りにＳｉ ＨとＯあるいは
ＳｉＨ４とＮ２０を用いてもよい。ただし、有機オキシ
シランを用いた方が段差被覆性が良いので、ＡＩ配線４
の微細間隙を埋めるに適している。また、上記プラズマ
ＣＶＤ法の代りに光ＣＶＤ法や熱ＣＶＤ法等他のＣＶＤ
法でもよい。
エチルトリエトキシシラン［Ｃ２Ｈ５５ｉ（ＯＣ２Ｈ５
）、］を用いてもよい。また、上記プラズマＣＶＤにお
いて、ＴＥ０１と０２の代りにＳｉ ＨとＯあるいは
ＳｉＨ４とＮ２０を用いてもよい。ただし、有機オキシ
シランを用いた方が段差被覆性が良いので、ＡＩ配線４
の微細間隙を埋めるに適している。また、上記プラズマ
ＣＶＤ法の代りに光ＣＶＤ法や熱ＣＶＤ法等他のＣＶＤ
法でもよい。
また、上記Ｓ ＯＧ ＩＩＩの形状工程において、ＳＯ
Ｇの代りにポリイミドを用いても同様の結果が得られる
。
Ｇの代りにポリイミドを用いても同様の結果が得られる
。
さらに、上記ＳｉＯ２膜８のエツチング工程において、
ＣＦ ガスの代りに、Ｃ２Ｆ６あるいはＣＨＦ３を用い
てもよい。
ＣＦ ガスの代りに、Ｃ２Ｆ６あるいはＣＨＦ３を用い
てもよい。
（実施例２）
第２図を用いて、本発明による他の実施例の製造工程で
２層配線の形成工程を示す。第２図（Ａ）でＳｉ半導体
基板２に回路素子が作成され、ＡＩによってパッドや配
線となる第１の配線４（４Ａ〜４Ｄ）が形成された基板
に、実施例１と同様にプラズマＣＶＤ法を用いてＳｉＯ
２膜５を０．５μｍ堆積する。しかる後に第２図（Ｂ）
に示すように、基板をドライエツチング装置内に設置し
、Ａｒガスを導入し、真空度が３０ｍＴｏｒｒの状態で
プラズマ生成し、Ｓ ｉ０２膜５を０．１μｍエツチン
グしてＳ ＋ ０２膜６を得る。このエツチングによっ
てＳ ｉＯ２膜６の段差部において、基板主平面に対し
てほぼ４５°の傾斜が得られる。しかる後に第２図（Ｃ
）に示すように、実施例１と同様にプラズマＣＶＤ法を
用いてＳｉＯ２膜８を１．６μｍ堆積する。このとき、
５ｉｎ２膜６の段差部に４５°の傾斜があるため、実施
例１に比べ、ＡＩ配線４のより微細な間隙を埋込むこと
ができる。しかる後に第２図（Ｄ）に示すように、実施
例１と同様にＳｉｎ、、膜８を１．５μｍエツチングし
て５ｉｎ２膜９を得る。このとき、Ｓ ｒ ０２膜６を
形成した際にその段差部に４５゜の傾斜があるため、５
ｉＯ２１］１９０段差部における傾斜も実施例１に比べ
よりゆるやかになる。
２層配線の形成工程を示す。第２図（Ａ）でＳｉ半導体
基板２に回路素子が作成され、ＡＩによってパッドや配
線となる第１の配線４（４Ａ〜４Ｄ）が形成された基板
に、実施例１と同様にプラズマＣＶＤ法を用いてＳｉＯ
２膜５を０．５μｍ堆積する。しかる後に第２図（Ｂ）
に示すように、基板をドライエツチング装置内に設置し
、Ａｒガスを導入し、真空度が３０ｍＴｏｒｒの状態で
プラズマ生成し、Ｓ ｉ０２膜５を０．１μｍエツチン
グしてＳ ＋ ０２膜６を得る。このエツチングによっ
てＳ ｉＯ２膜６の段差部において、基板主平面に対し
てほぼ４５°の傾斜が得られる。しかる後に第２図（Ｃ
）に示すように、実施例１と同様にプラズマＣＶＤ法を
用いてＳｉＯ２膜８を１．６μｍ堆積する。このとき、
５ｉｎ２膜６の段差部に４５°の傾斜があるため、実施
例１に比べ、ＡＩ配線４のより微細な間隙を埋込むこと
ができる。しかる後に第２図（Ｄ）に示すように、実施
例１と同様にＳｉｎ、、膜８を１．５μｍエツチングし
て５ｉｎ２膜９を得る。このとき、Ｓ ｒ ０２膜６を
形成した際にその段差部に４５゜の傾斜があるため、５
ｉＯ２１］１９０段差部における傾斜も実施例１に比べ
よりゆるやかになる。
従って、最終的な層間絶縁膜の平坦度が実施例１に比べ
向上し、上層の配線の形成がより容易になる。しかる後
に第２図（Ｅ）に示すように、実施例１と同様に塗布法
によりＳＯＧ膜１０を０．１μｍ形成し、基板表面を平
坦化する。しかる後に第２図（Ｆ）に示すように、実施
例１と同様にプラズマＣＶＤ法でＳｉ○２膜１２を０．
２μｍ堆積して層間絶縁膜が得られる。次に、実施例１
と間柱に、所望の領域のＳｉＯ□膜９，１２及びＳＯＧ
膜１０をエツチングしてスルーホールを形成した後、所
望の領域に第２のＡ１配線１４を形成して、第２図（Ｇ
）のように、２層Ａ１配線構造が得られる。
向上し、上層の配線の形成がより容易になる。しかる後
に第２図（Ｅ）に示すように、実施例１と同様に塗布法
によりＳＯＧ膜１０を０．１μｍ形成し、基板表面を平
坦化する。しかる後に第２図（Ｆ）に示すように、実施
例１と同様にプラズマＣＶＤ法でＳｉ○２膜１２を０．
２μｍ堆積して層間絶縁膜が得られる。次に、実施例１
と間柱に、所望の領域のＳｉＯ□膜９，１２及びＳＯＧ
膜１０をエツチングしてスルーホールを形成した後、所
望の領域に第２のＡ１配線１４を形成して、第２図（Ｇ
）のように、２層Ａ１配線構造が得られる。
なお、上記ｓｉｏ、、膜５のエツチング工程において、
Ａｒガスの代りにＡｒとＣＦ４の混合ガスを用いてもよ
い。
Ａｒガスの代りにＡｒとＣＦ４の混合ガスを用いてもよ
い。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。
よれば、次のような効果が得られる。
■ ５ｉｎ２膜を厚く堆積することによって、ＡＩ配線
の微細な間隙上を平坦化することができる。そして、こ
の５ｉｎ２膜を所定の膜厚エツチングした後に残存する
段差部にＳＯＧ膜を形成することにより、エツチング後
の表面形状に関係なく基板表面を平坦化することができ
、下層配線の間隙寸法に関係なく上層の配線の形成が容
易となり、配線の断線及び短絡が防止できる。また、上
記５ｉｎ２膜のエツチングによって、Ｓ ｉＯ２膜の段
差部の傾斜がゆるやかになるため、ＳＯＧの膜厚が薄く
ても十分な平坦度が得られ、さらにＳＯＧを熱処理した
際に、ＳＯＧに応力がかかりに（い構造となるため、Ｓ
ＯＧにクラックが発生するのを防止することができ信頼
性並びに歩留りが向上する。さらには、このようにして
多層配線を実現することによって、素子の高集積化並び
に高速化が図れる。
の微細な間隙上を平坦化することができる。そして、こ
の５ｉｎ２膜を所定の膜厚エツチングした後に残存する
段差部にＳＯＧ膜を形成することにより、エツチング後
の表面形状に関係なく基板表面を平坦化することができ
、下層配線の間隙寸法に関係なく上層の配線の形成が容
易となり、配線の断線及び短絡が防止できる。また、上
記５ｉｎ２膜のエツチングによって、Ｓ ｉＯ２膜の段
差部の傾斜がゆるやかになるため、ＳＯＧの膜厚が薄く
ても十分な平坦度が得られ、さらにＳＯＧを熱処理した
際に、ＳＯＧに応力がかかりに（い構造となるため、Ｓ
ＯＧにクラックが発生するのを防止することができ信頼
性並びに歩留りが向上する。さらには、このようにして
多層配線を実現することによって、素子の高集積化並び
に高速化が図れる。
■ Ａｒガスを主とするガスにより５ｉｏ２１１ｉをエ
ツチングすることによって、５ｉｎ２膜の１ツチング後
の段差部が、基板主平面に対してほぼ４５°の角度の傾
斜を有するように加工できるので、次にＳ ＩＯ２ＩＩ
Ｉを形成する際、ＡＩ配線の微細な間隙を埋込むことが
できる。また、層間絶縁膜の形成工程の途中にこのエツ
チング工程を入れることによって、最終的な層間絶縁膜
の平坦度が向上し、−Ｅ層の配線の形成が容易になる。
ツチングすることによって、５ｉｎ２膜の１ツチング後
の段差部が、基板主平面に対してほぼ４５°の角度の傾
斜を有するように加工できるので、次にＳ ＩＯ２ＩＩ
Ｉを形成する際、ＡＩ配線の微細な間隙を埋込むことが
できる。また、層間絶縁膜の形成工程の途中にこのエツ
チング工程を入れることによって、最終的な層間絶縁膜
の平坦度が向上し、−Ｅ層の配線の形成が容易になる。
■ ＴＥＯＳ等の有機オギシシラン系ガスを分解して得
られるＳｉＯ□膜は段差被覆性が良いので、層間絶縁膜
としてこのｓｉｏ、ＷＪを用いると、配線の微細間隙を
埋込むことができる。
られるＳｉＯ□膜は段差被覆性が良いので、層間絶縁膜
としてこのｓｉｏ、ＷＪを用いると、配線の微細間隙を
埋込むことができる。
以上のように本発明は微細な四部に絶縁膜を埋込むとと
もに、表面を平角化することができ、素子の高菓櫃化、
高速化並びに信頼性の向上に大きく寄与するものである
。
もに、表面を平角化することができ、素子の高菓櫃化、
高速化並びに信頼性の向上に大きく寄与するものである
。
第１図は本発明による半導体装置の製造方法の実施例１
を説明するための工程断面図、第２図は本発明による半
導体装置の製造方法の実施例２を説明するための工程断
面図、第３図は従来の一製造方法を説明するための工程
断面図、第４図は従来の他の製造方法を説明するための
工程断面図である。 ２．１００，１１０・・・・・・Ｓｉ基板、４．１４゜
１０２．１０６，１１２，１２０・・・・・・Ａ１配線
、５．６．８．９，１２，１０４，１０５，１１４、１
１８−ＣＶＤ−８ｉ Ｏ，膜、１０，１１６・・・・・
・ＳＯＧ膜。 代理人の氏名 弁理士 粟野重孝 はか１名図 Ｚ−・Ｓん羞」反 ４（４Ａ−４Ｃ）−Ａ４酉乙Ｓ４（第ｊの導イ収にター
ン）８−−−ＣＶＤ−８ｉ０１票（第ｔのＳ色体腰）ｑ
−ｃｖｖ−３＝ｏｚ 膜 第１図 １Ｏ−８Ｏ（を喚 ／２ − ＣＶＤ−５バー腰 Ａ Ｂ Ａ Ｂ Ｃ Ａ ４β Ｃ 蜂−−ＡＩ西乙ｇｌ （第２の導イも）−ターンラ９−
ごＶＤ −Ｓｉ、Ｏｔ Ｒ １θ−ＳＯσ膜 Ｚ′−Ｓ＾基板 ４（４Ａ〜４リ−Ａｉ既配線寓ｆの導体〕ぐグーンノ５
．６，８−−−ＣＶＤ−５ＬＯＺ票（第１９絶罎膜）４
β Ｃ ｌ２−−−ＣＶＤ−３ｉθ２膜 １４−Ａｉ配Ｓｋ（第２の落体へ２グーンジＢ Ｑ ／θ０−−−３Ｌ羞」瓦 １０Ｚ （１０２Ａ 〜ｆ０２ ｅ、 ）−Ａ ｆ 配
謀ｌθ４． ｌＯ５−−−（Ｚ Ｖ Ｄ−９ｉ０１狽ｌ
ｌθ−８ｉ基板 １１２ （Ｌｆ’ｌＡ −１１２乙）′−ＡＩ配碌／／
４−−−ＣＶＤ−８Ｌ０１ 寝 ｆｆ６°−５ｏｂ模 ｌＩυ １２Ｂ ／／ＺＣ ｌＯ６−−−Ａ Ｉ配家 ０ＺＡ ０２Ｂ ７０２ｃｍ ＣＶＤ−ＦＳ（ｒ傳 Ａｆ 肯己目梨 Ｉｆ？Ａ ｆＺｆ３ ／／ＺＱ
を説明するための工程断面図、第２図は本発明による半
導体装置の製造方法の実施例２を説明するための工程断
面図、第３図は従来の一製造方法を説明するための工程
断面図、第４図は従来の他の製造方法を説明するための
工程断面図である。 ２．１００，１１０・・・・・・Ｓｉ基板、４．１４゜
１０２．１０６，１１２，１２０・・・・・・Ａ１配線
、５．６．８．９，１２，１０４，１０５，１１４、１
１８−ＣＶＤ−８ｉ Ｏ，膜、１０，１１６・・・・・
・ＳＯＧ膜。 代理人の氏名 弁理士 粟野重孝 はか１名図 Ｚ−・Ｓん羞」反 ４（４Ａ−４Ｃ）−Ａ４酉乙Ｓ４（第ｊの導イ収にター
ン）８−−−ＣＶＤ−８ｉ０１票（第ｔのＳ色体腰）ｑ
−ｃｖｖ−３＝ｏｚ 膜 第１図 １Ｏ−８Ｏ（を喚 ／２ − ＣＶＤ−５バー腰 Ａ Ｂ Ａ Ｂ Ｃ Ａ ４β Ｃ 蜂−−ＡＩ西乙ｇｌ （第２の導イも）−ターンラ９−
ごＶＤ −Ｓｉ、Ｏｔ Ｒ １θ−ＳＯσ膜 Ｚ′−Ｓ＾基板 ４（４Ａ〜４リ−Ａｉ既配線寓ｆの導体〕ぐグーンノ５
．６，８−−−ＣＶＤ−５ＬＯＺ票（第１９絶罎膜）４
β Ｃ ｌ２−−−ＣＶＤ−３ｉθ２膜 １４−Ａｉ配Ｓｋ（第２の落体へ２グーンジＢ Ｑ ／θ０−−−３Ｌ羞」瓦 １０Ｚ （１０２Ａ 〜ｆ０２ ｅ、 ）−Ａ ｆ 配
謀ｌθ４． ｌＯ５−−−（Ｚ Ｖ Ｄ−９ｉ０１狽ｌ
ｌθ−８ｉ基板 １１２ （Ｌｆ’ｌＡ −１１２乙）′−ＡＩ配碌／／
４−−−ＣＶＤ−８Ｌ０１ 寝 ｆｆ６°−５ｏｂ模 ｌＩυ １２Ｂ ／／ＺＣ ｌＯ６−−−Ａ Ｉ配家 ０ＺＡ ０２Ｂ ７０２ｃｍ ＣＶＤ−ＦＳ（ｒ傳 Ａｆ 肯己目梨 Ｉｆ？Ａ ｆＺｆ３ ／／ＺＱ
Claims (3)
- （１）凹凸を有する半導体基板上に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜をエッチングすることに
よって前記第１の絶縁膜の膜厚を減じて所定の値にする
工程と、前記第１の絶縁膜上に液状のガラス性物質を塗
布し加熱硬化して膜を形成することにより前記半導体基
板上を平坦化する工程を備えてなることを特徴とする半
導体装置の製造方法。 - （２）第１の絶縁膜を形成する工程が、絶縁膜を形成す
る工程と、前記絶縁膜をＡｒを主とする反応ガスにより
エッチングし前記絶縁膜の段部における傾斜をゆるやか
にする工程と、前記絶縁膜上に前記絶縁膜よりも厚い絶
縁膜を形成する工程よりなることを特徴とする特許請求
の範囲第１項に記載の半導体装置の製造方法。 - （３）第１の絶縁膜を形成する工程において、有機オキ
シシランのプラズマ分解反応で絶縁膜を形成することを
特徴とする特許請求の範囲第１項あるいは第２項に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32268288A JPH02166751A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32268288A JPH02166751A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166751A true JPH02166751A (ja) | 1990-06-27 |
Family
ID=18146440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32268288A Pending JPH02166751A (ja) | 1988-12-21 | 1988-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014102310A (ja) * | 2012-11-19 | 2014-06-05 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100748A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6362238A (ja) * | 1986-09-02 | 1988-03-18 | Toshiba Corp | 薄膜堆積方法 |
| JPS63226040A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01258445A (ja) * | 1988-04-07 | 1989-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-12-21 JP JP32268288A patent/JPH02166751A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100748A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6362238A (ja) * | 1986-09-02 | 1988-03-18 | Toshiba Corp | 薄膜堆積方法 |
| JPS63226040A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01258445A (ja) * | 1988-04-07 | 1989-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014102310A (ja) * | 2012-11-19 | 2014-06-05 | Seiko Epson Corp | 電気光学装置、電気光学装置の製造方法、及び電子機器 |
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