JPH043932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 14
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910000077 silane Inorganic materials 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000002994 raw material Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052681 coesite Inorganic materials 0.000 abstract description 8
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 8
- 239000000377 silicon dioxide Substances 0.000 abstract description 8
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 8
- 229910052682 stishovite Inorganic materials 0.000 abstract description 8
- 229910052905 tridymite Inorganic materials 0.000 abstract description 8
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000011800 void material Substances 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 abstract description 3
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 1
- YWWDBCBWQNCYNR-UHFFFAOYSA-N trimethylphosphine Chemical compound CP(C)C YWWDBCBWQNCYNR-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- -1 TEOS Chemical compound 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の絶縁膜の製造方法に関絶縁膜の
平坦化、特にボイドのない絶縁膜を形成することを目的
とし。
平坦化、特にボイドのない絶縁膜を形成することを目的
とし。
半導体基板（１）上の金属電極（２）に第１の酸化膜（
３）を有機シランを原料ガスに用いたＣＶＤ法により被
覆する工程と。
３）を有機シランを原料ガスに用いたＣＶＤ法により被
覆する工程と。
該第１の酸化膜（３）を、該第１の酸化膜の段差の上縁
がややなだらかになるような条件で途中まで異方性エツ
チングを行う工程と。
がややなだらかになるような条件で途中まで異方性エツ
チングを行う工程と。
該第１の酸化膜（３）の上に、第２の酸化膜（４）を有
機シランを原料ガスに用いたＣＶＤ法により被覆する工
程とを含むように構成する。
機シランを原料ガスに用いたＣＶＤ法により被覆する工
程とを含むように構成する。
本発明は、半導体装置の絶縁膜形成技術に関する。
近年、高速情報処理の発達に伴い、高集積、高速、微細
化した半導体装置の開発が要望されており、このために
は、高速集積回路素子の開発、さらには、これを構成す
るための絶縁膜形成技術の−層の開発が要望されている
。
化した半導体装置の開発が要望されており、このために
は、高速集積回路素子の開発、さらには、これを構成す
るための絶縁膜形成技術の−層の開発が要望されている
。
〔従来の技術］
第３図は従来例の説明図である。
図において、１１はＳｉ基板、１２はＡＰ電極１１３は
ＳｉＯ□膜、１４はＳｉＯ□膜である。
ＳｉＯ□膜、１４はＳｉＯ□膜である。
高集積回路素子のより多層の且つ微細な配線を形成する
ためには、絶縁膜形成技術の開発が重要な鍵となる。特
に、絶縁膜は薄＜、シかも膜の信転度を高くすることが
重要である。
ためには、絶縁膜形成技術の開発が重要な鍵となる。特
に、絶縁膜は薄＜、シかも膜の信転度を高くすることが
重要である。
従来の絶縁膜の平坦化技術としては、−旦成膜した酸化
膜を熱で溶解して軟化し、平坦化するりフロー法や、化
学気相成長膜と塗布ガラス（ＳＯＧ） 。
膜を熱で溶解して軟化し、平坦化するりフロー法や、化
学気相成長膜と塗布ガラス（ＳＯＧ） 。
エンチング等を組合せた複合的手法、或いは、自己平坦
化が可能な成膜法がある。
化が可能な成膜法がある。
リフロー法は８００°Ｃ以上に加熱するため、下地がＡ
ｊ２配線の場合は使用できず、ポリサイド電極上の層間
絶縁膜に利用されるが、配線電極間の空間を完全に埋め
ることが難しく、内部に “す或いはボイドと呼ばれる
空隙部が出来ると１ リフロー後も残る欠点がある。
ｊ２配線の場合は使用できず、ポリサイド電極上の層間
絶縁膜に利用されるが、配線電極間の空間を完全に埋め
ることが難しく、内部に “す或いはボイドと呼ばれる
空隙部が出来ると１ リフロー後も残る欠点がある。
ＣＶＤ法で絶縁膜を形成し、 ＳＯＧ膜を流し込んで平
坦化し、更に絶縁膜を積層する複合法は複雑であり、製
造コストが高くなる。
坦化し、更に絶縁膜を積層する複合法は複雑であり、製
造コストが高くなる。
従って、高速化及び大規模集積化を目的とした集積回路
の絶縁膜形成技術としては、最近、単純なプロセスで行
うことができる。テトラエトキシシラン（ＴＥＯＳ）等
の有機シランとオゾン等を反応させて、酸化膜を形成す
る技術が使用されるようになった。
の絶縁膜形成技術としては、最近、単純なプロセスで行
うことができる。テトラエトキシシラン（ＴＥＯＳ）等
の有機シランとオゾン等を反応させて、酸化膜を形成す
る技術が使用されるようになった。
従来のＣＶＤ法では、モノシランと酸素等を反応させ１
反応生成物の酸化膜は下地基板に陳り積もるように積層
されるので、微細な、狭くて深い配線電極間の空間等で
は、空間部の入口が膜でひさし状に覆われて、空間部内
部にボイドができやすい これに対して、 ＴＥＯＳを用いたものは、ボイドがな
く、リフロー法で生成したものと同様に平らな表面が得
られる。これは、配線電極間の側壁を含めて、全ての表
面で反応が均等に進むため、ステンプカハレージの良い
比較的均一な膜が形成される。
反応生成物の酸化膜は下地基板に陳り積もるように積層
されるので、微細な、狭くて深い配線電極間の空間等で
は、空間部の入口が膜でひさし状に覆われて、空間部内
部にボイドができやすい これに対して、 ＴＥＯＳを用いたものは、ボイドがな
く、リフロー法で生成したものと同様に平らな表面が得
られる。これは、配線電極間の側壁を含めて、全ての表
面で反応が均等に進むため、ステンプカハレージの良い
比較的均一な膜が形成される。
しかし、膜の厚さが厚くなるにつれて、徐々に逆テーパ
ーとなり、やはりボイドが出来てくる。
ーとなり、やはりボイドが出来てくる。
本発明は１以上の問題点に鑑み、絶縁膜のより平坦化、
特にボイドのない絶縁膜を形成することを目的として提
供されるものである。
特にボイドのない絶縁膜を形成することを目的として提
供されるものである。
３を有機シランを原料ガスとして用いたＣＶＤ法により
形成する。
形成する。
次に、第１図（ｂ）に示すように、該第１の酸化膜３を
、該第１の酸化膜の段差の上縁がややなだらかになるよ
うな条件で途中まで異方性工、チングを行う。
、該第１の酸化膜の段差の上縁がややなだらかになるよ
うな条件で途中まで異方性工、チングを行う。
続いて、第１図（ｃ）に示すように、該第１の酸化膜３
の上に、第２の酸化膜４を、再び有機シランを原料ガス
に用いたＣＶＤ法により形成する。
の上に、第２の酸化膜４を、再び有機シランを原料ガス
に用いたＣＶＤ法により形成する。
第１図は本発明の原理説明図である。
図において、１は半導体基板、２は金属電極３は第１の
酸化膜、４は第２の酸化膜である。
酸化膜、４は第２の酸化膜である。
本発明は、ＴＥＯＳ等の有機シランを用いて絶縁膜の初
期形成、絶縁膜表面のエッチハック。
期形成、絶縁膜表面のエッチハック。
絶縁膜の再度の形成を行って、平坦なボイドのない絶縁
膜を形成する。
膜を形成する。
即ち、先ず、第１図（ａ）に示すように、半導体基板１
上の金属電極２を覆って、第１の酸化膜［作用］ 本発明のように、ＴＥＯＳ等の有機シランを用いて、
ＣＶＤ法により初期５ｉ０２膜の形成、エッチハックに
よる段差部の平滑化１再度の形成による所望膜厚での平
坦化を行うことにより、平坦なボイドのないＳｉＯ□膜
を形成する。
上の金属電極２を覆って、第１の酸化膜［作用］ 本発明のように、ＴＥＯＳ等の有機シランを用いて、
ＣＶＤ法により初期５ｉ０２膜の形成、エッチハックに
よる段差部の平滑化１再度の形成による所望膜厚での平
坦化を行うことにより、平坦なボイドのないＳｉＯ□膜
を形成する。
第２図は本発明の〜実施例の工程順模式断面図である。
図において、５はＳｉ基板、６はｉ電極、７は第１のＳ
ｉＯ□膜、８は第２のＳｉＯ２膜、９は塗布ガラス（Ｓ
ＯＧ）膜、１０は第３のＳｉＯ□膜である。
ｉＯ□膜、８は第２のＳｉＯ２膜、９は塗布ガラス（Ｓ
ＯＧ）膜、１０は第３のＳｉＯ□膜である。
第２図により本発明の一実施例を説明する。
第２図（ａ）に示すように、Ｓｉ基板５上にスパッタに
よりｉ膜を１μｍの厚さに蒸着し、パタニングして、
Ａｌ電極６を形成する。
よりｉ膜を１μｍの厚さに蒸着し、パタニングして、
Ａｌ電極６を形成する。
次に、 ＣＶＤ法により５反応装置のチャンバ内にＴＥ
ＯＳを２００ＳＣＣＭ、 酸素（０□）を５００５Ｃ
ＣＭ、 ）リメチルホスフィン（ＴＭＰ）を２７ＳＣ
ＣＭの割合で導入し。
ＯＳを２００ＳＣＣＭ、 酸素（０□）を５００５Ｃ
ＣＭ、 ）リメチルホスフィン（ＴＭＰ）を２７ＳＣ
ＣＭの割合で導入し。
圧力を３ Ｔｏｒｒに保ち１周波数１３．５６ＭＨｚ、
出力３００Ｗ。
出力３００Ｗ。
Ｓｉ基板温度４００°Ｃで第１のＳｉＯ□膜７をＳｉ基
板１上に形成する。
板１上に形成する。
この第１の５ｉｎ２膜は従来のＣＶＤ −５ｉｎ２膜に
比べれば、金属電極間の凹部においてボイドの発生もな
く、ややオーバーハング状に堆積する。
比べれば、金属電極間の凹部においてボイドの発生もな
く、ややオーバーハング状に堆積する。
第２図（ｂ）に示すように、この第１の５ｉｎ２膜７を
リアクティブイオンエツチング（ＲＩＥ）により工・ン
チバンクする。
リアクティブイオンエツチング（ＲＩＥ）により工・ン
チバンクする。
即ち９反応装置のチャンバ内に、四弗化メタン（ＣＦ４
）を３０５ＣＣＭ、三弗化メタン（ＣＨＦ３）を７０Ｓ
ＣＣＭの割合で導入し、圧力を０．３Ｔｏｒｒに保ち９
周波数１３．５６ＭＨｚ、出力６００匈でＳｉ基板上の
第１の５ｉＯｚ膜をへ！電極上で２．０００人程戻限て
、約８，０００人をエッチハックして、オーバーハング
の状態を解消しＡＩ電極間凹部で段差がない１殆どなだ
らかな形状とする。
）を３０５ＣＣＭ、三弗化メタン（ＣＨＦ３）を７０Ｓ
ＣＣＭの割合で導入し、圧力を０．３Ｔｏｒｒに保ち９
周波数１３．５６ＭＨｚ、出力６００匈でＳｉ基板上の
第１の５ｉＯｚ膜をへ！電極上で２．０００人程戻限て
、約８，０００人をエッチハックして、オーバーハング
の状態を解消しＡＩ電極間凹部で段差がない１殆どなだ
らかな形状とする。
完全な異方性エツチングの場合には、 ＣＦａ：ＣＨＦ
＋の割合を５０：５０ＳＣＣＭとするが、幾分等方性エ
ンチングにするには、 ＣＨＦ、の割合を高めて行けば
良い。
＋の割合を５０：５０ＳＣＣＭとするが、幾分等方性エ
ンチングにするには、 ＣＨＦ、の割合を高めて行けば
良い。
第２図（Ｃ）に示すように、エッチハックした第１の５
ｉｎ２膜７の上に、再び、 ＣＶＤ法により１反応装置
のチャンバ内に、 ＴＥＯＳを２００３ＣＣＭ、０□を
５００ＳＣＣＭ、 ＴＭＰを２７ＳＣＣＭの割合で導入
し、圧力を３Ｔ。
ｉｎ２膜７の上に、再び、 ＣＶＤ法により１反応装置
のチャンバ内に、 ＴＥＯＳを２００３ＣＣＭ、０□を
５００ＳＣＣＭ、 ＴＭＰを２７ＳＣＣＭの割合で導入
し、圧力を３Ｔ。
ｒｒに保ち１周波数１３．５６ＭＨｚ、出力３００Ｗ、
Ｓｉ基板温度４００°Ｃで第２のＳｉＯ□膜８を１μ
ｍの厚さに堆積する。
Ｓｉ基板温度４００°Ｃで第２のＳｉＯ□膜８を１μ
ｍの厚さに堆積する。
これにより、形成された５ｉＯｚ膜は殆ど平らな面とな
る。
る。
第２図（ｄ）に示すように、第２のＳｉＯ□膜８の上に
ＳＯＧ膜９をスピナーにより５，０００人の厚さに塗布
して、第２の５ｉＯｚ膜上の凹凸を完全に埋めて平坦化
する。
ＳＯＧ膜９をスピナーにより５，０００人の厚さに塗布
して、第２の５ｉＯｚ膜上の凹凸を完全に埋めて平坦化
する。
第２図（ｅ）に示すように２反応装置のチャンバ内に、
ＣＦ４を５０ＳＣＣＭ、 ＣＨＦ３を５０５ＣＣＭ、
の割合で導入し、圧力を０．３Ｔｏｒｒに保ち１周波数
１３．５６ＭＨｚ。
ＣＦ４を５０ＳＣＣＭ、 ＣＨＦ３を５０５ＣＣＭ、
の割合で導入し、圧力を０．３Ｔｏｒｒに保ち１周波数
１３．５６ＭＨｚ。
出力６００ＷでＳｉ基板上のＳＯＧ膜９並びに第２のＳ
ｉＯ□膜８を、第１のＳｉＯ□膜を、Ａｆ電極上で２，
０００人程戻限て、約１，５μｍエッチハックする。
ｉＯ□膜８を、第１のＳｉＯ□膜を、Ａｆ電極上で２，
０００人程戻限て、約１，５μｍエッチハックする。
第２図（ｆ）に示すように、三たび１反応装置のチャン
バ内に、 ＴＥＯＳを２００ＳＣＣＭ、 ０２を５００
５ＣＣｌ’ＩＴＭＰを２７ＳＣＣＭの割合で導入し、圧
力を３ Ｔｏｒｒに保ち１周波数１３．５６ＭＨｚ、出
力３００Ｗ、 Ｓｉ基板温度４００°Ｃで第３の５ｉｎ
２膜１０をＳｉ基板１上に１μｍの厚さに形成する。
バ内に、 ＴＥＯＳを２００ＳＣＣＭ、 ０２を５００
５ＣＣｌ’ＩＴＭＰを２７ＳＣＣＭの割合で導入し、圧
力を３ Ｔｏｒｒに保ち１周波数１３．５６ＭＨｚ、出
力３００Ｗ、 Ｓｉ基板温度４００°Ｃで第３の５ｉｎ
２膜１０をＳｉ基板１上に１μｍの厚さに形成する。
より、ＳｉＯ□膜の電極間凹部等の段差やオーバーハン
グの状態を解消し、ボイドのない完全な平坦化が達成で
きる。
グの状態を解消し、ボイドのない完全な平坦化が達成で
きる。
第１図は本発明の原理説明図
第２図は本発明の一実施例の工程順模式断面図第３図は
従来例の説明図 である。 図において ｌは半導体基板、 ２は金属電極 ３は第１の酸化膜、 ４は第２の酸化膜５はＳｉ基板
、 ６はＡ！電極。 ７は第１の５ｉＯｚ膜、 ８は第２の５ｉＯｚ膜９は
ＳＯＧ膜、１０は第３のＳｉＯ□膜〔発明の効果〕 以上説明したように１本発明によれば、 ＴＥＯＳ等の
有機シランを反応ガスに使用して、 ＣＶＤ法によりＳ
ｉＯ□膜の成長とエッチバンクを繰り返すことに未発明
の原理説明図 第 閃 未発明の一笑施例のＬ程１倶榎武断面図画 菌
従来例の説明図 である。 図において ｌは半導体基板、 ２は金属電極 ３は第１の酸化膜、 ４は第２の酸化膜５はＳｉ基板
、 ６はＡ！電極。 ７は第１の５ｉＯｚ膜、 ８は第２の５ｉＯｚ膜９は
ＳＯＧ膜、１０は第３のＳｉＯ□膜〔発明の効果〕 以上説明したように１本発明によれば、 ＴＥＯＳ等の
有機シランを反応ガスに使用して、 ＣＶＤ法によりＳ
ｉＯ□膜の成長とエッチバンクを繰り返すことに未発明
の原理説明図 第 閃 未発明の一笑施例のＬ程１倶榎武断面図画 菌
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上の金属電極（２）を覆って、第１
の酸化膜（３）を有機シランを原料ガスとして用いた化
学気相成長法により形成する工程と、 該第１の酸化膜（３）を、該第１の酸化膜の段差の上縁
がややなだらかになるような条件で途中まで異方性エッ
チングを行う工程と、 該第１の酸化膜（３）の上に、第２の酸化膜（４）を有
機シランを原料ガスに用いたＣＶＤ法により被覆する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10604990A JPH043932A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10604990A JPH043932A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043932A true JPH043932A (ja) | 1992-01-08 |
Family
ID=14423774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10604990A Pending JPH043932A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093637A (en) * | 1995-12-27 | 2000-07-25 | Nec Corporation | Method of making a multi-layer interconnection structure |
| JP2001345319A (ja) * | 2000-05-31 | 2001-12-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-04-20 JP JP10604990A patent/JPH043932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093637A (en) * | 1995-12-27 | 2000-07-25 | Nec Corporation | Method of making a multi-layer interconnection structure |
| JP2001345319A (ja) * | 2000-05-31 | 2001-12-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
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