JPS63226040A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63226040A JPS63226040A JP5881987A JP5881987A JPS63226040A JP S63226040 A JPS63226040 A JP S63226040A JP 5881987 A JP5881987 A JP 5881987A JP 5881987 A JP5881987 A JP 5881987A JP S63226040 A JPS63226040 A JP S63226040A
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- insulating film
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、多層配線構造の半導体集積回路装置における絶縁膜表
面の平坦化に適用して有効な技術に関するものである。
、多層配線構造の半導体集積回路装置における絶縁膜表
面の平坦化に適用して有効な技術に関するものである。
近年、半導体集積回路装置においては、多層配線化の進
展に伴い、絶縁膜の表面平坦化技術の重要度が増してい
る。従来、この表面平坦化技術としては、いわゆるエッ
チバック法が広く用いられている(例えば、徳山、橋本
編著rMO8LSI製造技術J 、 P、132〜ρ、
1331日経マグロウヒル社、 1985年6月20日
発行。
展に伴い、絶縁膜の表面平坦化技術の重要度が増してい
る。従来、この表面平坦化技術としては、いわゆるエッ
チバック法が広く用いられている(例えば、徳山、橋本
編著rMO8LSI製造技術J 、 P、132〜ρ、
1331日経マグロウヒル社、 1985年6月20日
発行。
このエッチバック法による絶縁膜の表面平坦化は次のよ
うにして行われている。すなわち、まず絶縁膜上に形成
されている配線パターンを覆うようにCVD法により全
面に例えばSun、膜のような絶縁膜を形成する0次に
、全面にレジスト膜やスピンオングラス(SOG)膜の
ような平坦化用の塗布膜を形成して表面を平坦化する0
次に、この塗布膜と下地の絶縁膜とのエツチング速度が
等しくなるような条件で全面エツチングを行う、これに
よって、配線間に存在する溝が絶縁膜により埋め込まれ
た平坦な表面状態にする。この後、全面に絶縁膜を形成
する。このようにして、平坦な絶縁膜表面を得る。
うにして行われている。すなわち、まず絶縁膜上に形成
されている配線パターンを覆うようにCVD法により全
面に例えばSun、膜のような絶縁膜を形成する0次に
、全面にレジスト膜やスピンオングラス(SOG)膜の
ような平坦化用の塗布膜を形成して表面を平坦化する0
次に、この塗布膜と下地の絶縁膜とのエツチング速度が
等しくなるような条件で全面エツチングを行う、これに
よって、配線間に存在する溝が絶縁膜により埋め込まれ
た平坦な表面状態にする。この後、全面に絶縁膜を形成
する。このようにして、平坦な絶縁膜表面を得る。
しかしながら、前記従来技術は次のような問題を有する
。すなわち、配線間のスペースが広くてこの配線間の溝
のアスペクト比(溝の深さ/溝の幅)が例えば0.5程
度以下の場合には溝内に絶縁膜を埋め込むことができる
が、配線間のスペースが小さくて溝のアスペクト比が例
えば0.5程度以上の場合にはこの溝の部分における絶
縁膜の被着状態が悪くなってオーバーハング部が形成さ
れるため、この溝に絶縁膜を埋め込むのが難しくなり。
。すなわち、配線間のスペースが広くてこの配線間の溝
のアスペクト比(溝の深さ/溝の幅)が例えば0.5程
度以下の場合には溝内に絶縁膜を埋め込むことができる
が、配線間のスペースが小さくて溝のアスペクト比が例
えば0.5程度以上の場合にはこの溝の部分における絶
縁膜の被着状態が悪くなってオーバーハング部が形成さ
れるため、この溝に絶縁膜を埋め込むのが難しくなり。
従って絶縁膜の表面平坦化を有効に行うことができない
という問題があった。
という問題があった。
本発明の目的は、エッチバックによる表面平坦化を有効
に行い、平坦な絶縁膜表面を得ることができる技術を提
供することにある。
に行い、平坦な絶縁膜表面を得ることができる技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本発明者は、前記問題点を解決すべく鋭意検討した結果
、第7図に示すように、スパッタエツチングの速度が被
エツチング物の表面の法線とイオンの入射方向とのなす
角度θに依存し、この角度θが大きい場合にエツチング
速度が大きくなる傾向を有するため、段差のある下地表
面をスパッタエツチングすると、傾斜部が平坦部に比べ
て数倍程度以上の速度で優先的にエツチングされる事実
に着目して本発明を案出するに至った。
、第7図に示すように、スパッタエツチングの速度が被
エツチング物の表面の法線とイオンの入射方向とのなす
角度θに依存し、この角度θが大きい場合にエツチング
速度が大きくなる傾向を有するため、段差のある下地表
面をスパッタエツチングすると、傾斜部が平坦部に比べ
て数倍程度以上の速度で優先的にエツチングされる事実
に着目して本発明を案出するに至った。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第1の絶縁膜を全面に形成する工程と、前記
第1の絶縁膜をスパッタエツチングする工程と、平坦化
用の塗布膜を全面に形成する工程と、前記塗布膜及び前
記第1の絶縁膜をエッチバックする工程と、第2の絶縁
膜を全面に形成する工程とを具備している。
第1の絶縁膜をスパッタエツチングする工程と、平坦化
用の塗布膜を全面に形成する工程と、前記塗布膜及び前
記第1の絶縁膜をエッチバックする工程と、第2の絶縁
膜を全面に形成する工程とを具備している。
上記した手段によれば、段差パターンの間の溝に形成さ
れる第1の絶縁膜のオーバーハング部をスパッタエツチ
ングにより選択的に除去することができるので、エッチ
バックによる表面平坦化を有効に行うことができ、従っ
て第2の絶縁膜の形成により平坦な絶縁膜表面を得るこ
とができる。
れる第1の絶縁膜のオーバーハング部をスパッタエツチ
ングにより選択的に除去することができるので、エッチ
バックによる表面平坦化を有効に行うことができ、従っ
て第2の絶縁膜の形成により平坦な絶縁膜表面を得るこ
とができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第1図〜第6図は、本発明の一実施例による半導体集積
回路装置の製造方法を工程順に説明するための断面図で
ある。
回路装置の製造方法を工程順に説明するための断面図で
ある。
第1図に示すように、例えばシリコン基板のような半導
体基板1の表面に形成された例えばSiO2膜のような
絶縁膜2の上に例えばアルミニウム膜のような配線3い
32を形成した後1例えばプラズマCVD法や常圧CV
D法により例えばSiO2膜のような絶縁膜4を全面に
形成する。なお、この絶縁膜4として例えばSiN膜や
PSG (リンシリケートガラス)腹を用いてもよい、
今、前記配線3.、3.間の溝5のアスペクト比が大き
い場合を考えると、この溝5の部分における絶縁膜4に
はオーバーハング部4aが形成される。
体基板1の表面に形成された例えばSiO2膜のような
絶縁膜2の上に例えばアルミニウム膜のような配線3い
32を形成した後1例えばプラズマCVD法や常圧CV
D法により例えばSiO2膜のような絶縁膜4を全面に
形成する。なお、この絶縁膜4として例えばSiN膜や
PSG (リンシリケートガラス)腹を用いてもよい、
今、前記配線3.、3.間の溝5のアスペクト比が大き
い場合を考えると、この溝5の部分における絶縁膜4に
はオーバーハング部4aが形成される。
次に、例えばアルゴンイオン(Ar”)を用いたスパッ
タエツチングにより絶縁膜4のエツチングを行う。この
スパッタエツチングの際には、既述のように、傾斜の激
しいオーバーハング部4aが平坦部に対して優先的にエ
ツチングされる(第7図参照)。従って、エツチング後
にはオーバーハング部4aが選択的に除去されるため、
第2図に示すように、絶縁膜4は溝5の内部でもこの溝
5のアスペクト比が小さい場合と同様な良好な形状とな
る。これによって、後述のエッチバックによる表面平坦
化を有効に行うことができる。
タエツチングにより絶縁膜4のエツチングを行う。この
スパッタエツチングの際には、既述のように、傾斜の激
しいオーバーハング部4aが平坦部に対して優先的にエ
ツチングされる(第7図参照)。従って、エツチング後
にはオーバーハング部4aが選択的に除去されるため、
第2図に示すように、絶縁膜4は溝5の内部でもこの溝
5のアスペクト比が小さい場合と同様な良好な形状とな
る。これによって、後述のエッチバックによる表面平坦
化を有効に行うことができる。
次に第3図に示すように1例えば5in2膜のような絶
縁膜6を全面に形成した後、第4図に示すうに1例えば
レジスト膜、SOG膜、ポリイミド膜のような塗布膜7
を全面に形成する。この塗布膜7の表面は平坦な形状と
なる。
縁膜6を全面に形成した後、第4図に示すうに1例えば
レジスト膜、SOG膜、ポリイミド膜のような塗布膜7
を全面に形成する。この塗布膜7の表面は平坦な形状と
なる。
次に、この塗布膜7と前記絶縁膜4,6とのエツチング
速度が等しくなるような条件で例えば反応性イオンエツ
チング(RIE)により、例えば配線3い3.の表面が
露出するまで前記塗布膜7及び前記絶縁膜4.6をエッ
チバックする。これによって、第5図に示すように、配
線3い3□間の溝5の内部が絶縁膜4.6で完全に埋め
込まれてほぼ完全に平坦な表面が得られる。
速度が等しくなるような条件で例えば反応性イオンエツ
チング(RIE)により、例えば配線3い3.の表面が
露出するまで前記塗布膜7及び前記絶縁膜4.6をエッ
チバックする。これによって、第5図に示すように、配
線3い3□間の溝5の内部が絶縁膜4.6で完全に埋め
込まれてほぼ完全に平坦な表面が得られる。
次に第6図に示すように1例えばCVD法により全面に
例えばSin、膜のような絶縁[8を形成する。この場
合、上述のように配線3..3.及び溝5内に埋め込ま
れた絶縁膜4.6の表面は平坦であるから、この絶縁膜
8の表面も平坦となる。
例えばSin、膜のような絶縁[8を形成する。この場
合、上述のように配線3..3.及び溝5内に埋め込ま
れた絶縁膜4.6の表面は平坦であるから、この絶縁膜
8の表面も平坦となる。
これによって、溝5のアスペクト比が大きい場合におい
ても平坦な絶縁膜表面を得ることができる。
ても平坦な絶縁膜表面を得ることができる。
この後、この絶縁膜8上に二層目の配線(図示せず)を
形成し、以後第1図〜第6図に示すと同様な工程を配線
層数に応じて繰り返すことにより、多層配線をそれぞれ
平坦な絶縁膜上に順次形成することができる。これによ
って、信頼性の高い多層配線を形成することができる。
形成し、以後第1図〜第6図に示すと同様な工程を配線
層数に応じて繰り返すことにより、多層配線をそれぞれ
平坦な絶縁膜上に順次形成することができる。これによ
って、信頼性の高い多層配線を形成することができる。
以上5本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、絶縁膜4のオーバーハング部4aをスパッタエ
ツチングにより除去した後に直ちに第4図に示す工程以
降の平坦化工程を行うことも可能である。また、このス
パッタエツチングによる絶縁II4のオーバーハング部
4aの除去は、絶縁膜4の形成中に同時に行うことも可
能である。さらに、第1図に示すように、絶縁膜4の形
成前に配線3い3□の側面にあらかじめ絶縁物から成る
側壁9(一点lA、mで示す)を形成しておくことも可
能である。このようにすれば、溝5の部分における絶縁
膜4の被着状態をより良好にすることができるので、以
後の工程を進める上で有利となる。
ツチングにより除去した後に直ちに第4図に示す工程以
降の平坦化工程を行うことも可能である。また、このス
パッタエツチングによる絶縁II4のオーバーハング部
4aの除去は、絶縁膜4の形成中に同時に行うことも可
能である。さらに、第1図に示すように、絶縁膜4の形
成前に配線3い3□の側面にあらかじめ絶縁物から成る
側壁9(一点lA、mで示す)を形成しておくことも可
能である。このようにすれば、溝5の部分における絶縁
膜4の被着状態をより良好にすることができるので、以
後の工程を進める上で有利となる。
さらにまた、本発明は、配線以外の各種段差パターン上
に設けられる絶縁膜の平坦化に適用することが可能であ
る。
に設けられる絶縁膜の平坦化に適用することが可能であ
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、平坦な絶縁膜表面を得ることができる。
第1図〜第6図は、本発明の一実施例による半導体集積
回路装置の製造方法を工程順に説明するための断面図、 第7図は、スパッタエツチングによる表面平坦化の原理
を説明するためのグラフである。 図中、1・・・半導体基板、 3.、3.・・・配線(
段差パターン)、4・・・絶縁膜(第1の絶縁膜)、4
a・・・オーバーハング部、5・・・溝、7・・・塗布
膜、8・・・絶縁膜(第2の絶縁膜)である。 代理人 弁理士 小川勝馬 ゛へ ■、l゛・
回路装置の製造方法を工程順に説明するための断面図、 第7図は、スパッタエツチングによる表面平坦化の原理
を説明するためのグラフである。 図中、1・・・半導体基板、 3.、3.・・・配線(
段差パターン)、4・・・絶縁膜(第1の絶縁膜)、4
a・・・オーバーハング部、5・・・溝、7・・・塗布
膜、8・・・絶縁膜(第2の絶縁膜)である。 代理人 弁理士 小川勝馬 ゛へ ■、l゛・
Claims (1)
- 【特許請求の範囲】 1、互いに隣接して設けられている段差パターンの間の
溝に第1の絶縁膜を埋め込み、この後全面に第2の絶縁
膜を形成するようにした半導体集積回路装置の製造方法
であって、前記第1の絶縁膜を全面に形成する工程と、
前記第1の絶縁膜をスパッタエッチングする工程と、平
坦化用の塗布膜を全面に形成する工程と、前記塗布膜及
び前記第1の絶縁膜をエッチバックする工程と、前記第
2の絶縁膜を全面に形成する工程とを具備することを特
徴とする半導体集積回路装置の製造方法。 2、前記段差パターンが配線であることを特徴とする特
許請求の範囲第1項記載の半導体集積回路装置の製造方
法。 3、前記第1の絶縁膜をCVD法により形成するように
したことを特徴とする特許請求の範囲第1項又は第2項
記載の半導体集積回路装置の製造方法。 4、前記CVD法がプラズマCVD法であることを特徴
とする特許請求の範囲第3項記載の半導体集積回路装置
の製造方法。 5、前記塗布膜がレジスト膜、スピンオングラス膜又は
ポリイミド膜であることを特徴とする特許請求の範囲第
1項〜第4項のいずれか一項記載の半導体集積回路装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5881987A JPS63226040A (ja) | 1987-03-16 | 1987-03-16 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5881987A JPS63226040A (ja) | 1987-03-16 | 1987-03-16 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63226040A true JPS63226040A (ja) | 1988-09-20 |
Family
ID=13095231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5881987A Pending JPS63226040A (ja) | 1987-03-16 | 1987-03-16 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63226040A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02166751A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-16 JP JP5881987A patent/JPS63226040A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02166751A (ja) * | 1988-12-21 | 1990-06-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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