JPS6233445A - 多層配線とその製造方法 - Google Patents
多層配線とその製造方法Info
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- JPS6233445A JPS6233445A JP17466185A JP17466185A JPS6233445A JP S6233445 A JPS6233445 A JP S6233445A JP 17466185 A JP17466185 A JP 17466185A JP 17466185 A JP17466185 A JP 17466185A JP S6233445 A JPS6233445 A JP S6233445A
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- Japan
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- conductor
- insulating film
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線に関し、特に集積回路等に用いられる
導体配線を絶縁物によって分離して設り〔従来の技術〕 多層配線とは、配線と層間絶縁膜とを交互に重ね九構造
である。そして微細デバイス用の多層配線技術の課題は
、表面の凹凸をいかに抑制するかという層間絶縁膜の平
坦化技術にある。
導体配線を絶縁物によって分離して設り〔従来の技術〕 多層配線とは、配線と層間絶縁膜とを交互に重ね九構造
である。そして微細デバイス用の多層配線技術の課題は
、表面の凹凸をいかに抑制するかという層間絶縁膜の平
坦化技術にある。
従来の多層配線の製造工程を第５図（ａ）〜（ｃ）に示
す。すなわち、まず、第５図（、）半導体基板１に第１
層目の寸法の異なる配線２．３ヲ設ける。次に同図（ｂ
）に示すように、気相成長法やスＩＪ？ツタ法等によ６
５ｉｏ２による眉間絶縁膜４を設け、その上に同図（ｃ
）に示すように方二層目配＋！Ｊ６を形成し、また上層
配線と下層配線との接続部（スルホール〕５を多数設け
る。そして更に多層構造の場合は層間絶Ｒ膜と配線とを
繰シ返し積層して形成される。
す。すなわち、まず、第５図（、）半導体基板１に第１
層目の寸法の異なる配線２．３ヲ設ける。次に同図（ｂ
）に示すように、気相成長法やスＩＪ？ツタ法等によ６
５ｉｏ２による眉間絶縁膜４を設け、その上に同図（ｃ
）に示すように方二層目配＋！Ｊ６を形成し、また上層
配線と下層配線との接続部（スルホール〕５を多数設け
る。そして更に多層構造の場合は層間絶Ｒ膜と配線とを
繰シ返し積層して形成される。
しかしこの方法では問題がある。第１に第１層目配線と
基板との段差は常に存在する。したがって層間絶縁膜の
ステツブ力パレッゾが悪込ために第２に配線金属膜厚の
著るしい不均一による配線特に多層配線に用いられる導
体配線は必ずしも一様ではなく、ショットへダート配線
等はそのｒ −ト長さを短かぐするためと且つダート配
線抵抗の低減化のために例えば第６図（、）の導体配線
２０に示したＴ字型や同図（ｂ）の導体配線３０に示す
逆台形型の場合もあシ、このような場合には従来方法を
適用することが困難である。
基板との段差は常に存在する。したがって層間絶縁膜の
ステツブ力パレッゾが悪込ために第２に配線金属膜厚の
著るしい不均一による配線特に多層配線に用いられる導
体配線は必ずしも一様ではなく、ショットへダート配線
等はそのｒ −ト長さを短かぐするためと且つダート配
線抵抗の低減化のために例えば第６図（、）の導体配線
２０に示したＴ字型や同図（ｂ）の導体配線３０に示す
逆台形型の場合もあシ、このような場合には従来方法を
適用することが困難である。
以上の欠点を改善する方法として、流動性のある絶縁物
例えば無機質の絶縁物であるシリカフィルムや有機質の
ポリミイド系樹脂を配線上に厚く塗布して、ウェハー表
面にあった凹凸段差を軽減する方法（塗布法）や第７図
（、）〜（ｆ）に示すエッチパック法がある（セミコン
ダクター：ワールド９（Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ ） １９８４，１０ Ｐ］３５）。
例えば無機質の絶縁物であるシリカフィルムや有機質の
ポリミイド系樹脂を配線上に厚く塗布して、ウェハー表
面にあった凹凸段差を軽減する方法（塗布法）や第７図
（、）〜（ｆ）に示すエッチパック法がある（セミコン
ダクター：ワールド９（Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ ） １９８４，１０ Ｐ］３５）。
この方法は第７図（、）において、この方法は基板１上
に設けられた絶縁膜４上に第１層目の配線３を設けたの
ち、全面に絶縁膜４０を配線導体の膜厚よりも厚く設け
（同図（ｂ）〕、次に７オトレジスト８を厚く塗布して
配線の凹凸の段差を埋める（同図（Ｃ）〕。
に設けられた絶縁膜４上に第１層目の配線３を設けたの
ち、全面に絶縁膜４０を配線導体の膜厚よりも厚く設け
（同図（ｂ）〕、次に７オトレジスト８を厚く塗布して
配線の凹凸の段差を埋める（同図（Ｃ）〕。
このときレノストは流動性があるのでレジスト膜表面は
平坦となる。次に同図（優に示すよりにグラズマエッチ
ングまたは反応性イオンエツチングで、フォトレノスト
８と絶縁膜４ｏとが１：１ のエツチング速度を持つ
ガス雰囲気中で７オトレジストをエツチング１０シて平
坦な絶縁膜の表面とする方法である。この場合にはその
後、絶縁膜４１の堆積工程（第７図（ｅ））、スルーホ
ール５の形成並びに第２層０導体配線６の形成工程（第
７図（ｆ））が行われる。
平坦となる。次に同図（優に示すよりにグラズマエッチ
ングまたは反応性イオンエツチングで、フォトレノスト
８と絶縁膜４ｏとが１：１ のエツチング速度を持つ
ガス雰囲気中で７オトレジストをエツチング１０シて平
坦な絶縁膜の表面とする方法である。この場合にはその
後、絶縁膜４１の堆積工程（第７図（ｅ））、スルーホ
ール５の形成並びに第２層０導体配線６の形成工程（第
７図（ｆ））が行われる。
しかしこれらの方法における塗布法では無機物であるシ
リカフィルムを厚く塗布するのは困難があり、またキュ
ア時の脱ガス現象やクラックが発生する問題がある。ま
た有機質ではデバイス特性上悪影響を及ぼす。一方エッ
チパック法ではたしかに表面はエツチングされて平坦化
されるが、前述したよう圧導体配線は多様であシそのス
テップカバレッゾや絶縁膜の形成は必ずしもエッチパッ
ク法に有利なステッグヵパレッジが得られな論。
リカフィルムを厚く塗布するのは困難があり、またキュ
ア時の脱ガス現象やクラックが発生する問題がある。ま
た有機質ではデバイス特性上悪影響を及ぼす。一方エッ
チパック法ではたしかに表面はエツチングされて平坦化
されるが、前述したよう圧導体配線は多様であシそのス
テップカバレッゾや絶縁膜の形成は必ずしもエッチパッ
ク法に有利なステッグヵパレッジが得られな論。
次にその問題点について第８図を用いて説明する。
はじめに同図（、）におい正、へ基板１上に導体配線２
゜３が設けられた表面に絶縁膜４を例えば５ｉ０２を導
体配線の膜厚よシも厚く気相成長法にょシ形成する七、
ＳｉＯ□膜は配線導体の端部や表面が早く成長する念め
に、空洞９やくびれ１ｏが発生する。そしてフォトレノ
スト８を塗布してエッチパック法により、平坦化すると
同図（ｂ）に示す如く、表面は平坦化されているが、く
びれのめと７７や空洞のめと７８が残る。次に同図（ｃ
）に示す如くスルーホール５を設け、第２層配＃Ｊ６を
設けるとくびれ７９および空洞９０が発生し、配線抵抗
の増加や断線の問題が発生する。従って良好な多層配線
を得るためには第１に絶縁膜の良好なステ、ｆカバレッ
ゾが必要である。
゜３が設けられた表面に絶縁膜４を例えば５ｉ０２を導
体配線の膜厚よシも厚く気相成長法にょシ形成する七、
ＳｉＯ□膜は配線導体の端部や表面が早く成長する念め
に、空洞９やくびれ１ｏが発生する。そしてフォトレノ
スト８を塗布してエッチパック法により、平坦化すると
同図（ｂ）に示す如く、表面は平坦化されているが、く
びれのめと７７や空洞のめと７８が残る。次に同図（ｃ
）に示す如くスルーホール５を設け、第２層配＃Ｊ６を
設けるとくびれ７９および空洞９０が発生し、配線抵抗
の増加や断線の問題が発生する。従って良好な多層配線
を得るためには第１に絶縁膜の良好なステ、ｆカバレッ
ゾが必要である。
本発明の目的は前述した配線導体の不均一および断線等
を防上した多層配線全提供することにある。
を防上した多層配線全提供することにある。
本発明は、基板上に多数の導体配線が、絶縁物により分
離して形成された多層配線において、配線導体の側面に
上向きに凸状を々す絶縁膜を跨げたことを特徴とする多
層配線およびこの多層配線を得る方法、すなわち、基板
および導体配線の全面に第１の絶縁膜を設ける工程と、
該絶縁膜を異方性ドライエツチングにより導体側面に残
す工程と、第１の絶縁膜および基板全面に第２の絶縁膜
を設ける工程と、該第２の絶縁膜上に第２の導体配線を
設ける工程とを行うことを特徴とする多層配線の製造方
法である。
離して形成された多層配線において、配線導体の側面に
上向きに凸状を々す絶縁膜を跨げたことを特徴とする多
層配線およびこの多層配線を得る方法、すなわち、基板
および導体配線の全面に第１の絶縁膜を設ける工程と、
該絶縁膜を異方性ドライエツチングにより導体側面に残
す工程と、第１の絶縁膜および基板全面に第２の絶縁膜
を設ける工程と、該第２の絶縁膜上に第２の導体配線を
設ける工程とを行うことを特徴とする多層配線の製造方
法である。
以下本発明の実施例について図面を用いて詳細に説明す
る。
る。
第１図および第２図さらに第３図、第４図は本発明によ
る多層配線とその製造方法を説明したもので、第１図お
よび第２図は本発明による多層配線の断面構造を示し、
第３図および第４図は本発明の多層配線の製造方法をｆ
程順に示したものである。
る多層配線とその製造方法を説明したもので、第１図お
よび第２図は本発明による多層配線の断面構造を示し、
第３図および第４図は本発明の多層配線の製造方法をｆ
程順に示したものである。
本発明による多層配線構造について第１図を用いて説明
する。同図において、半導体基板】に第１層０導体配線
２．３が設は医引−７七の這仕り幼。
する。同図において、半導体基板】に第１層０導体配線
２．３が設は医引−７七の這仕り幼。
３の各側面に上に凸形に曲面上もった形状の第１の絶縁
膜４５がその一方を半導体基板１に接して設けられてい
る。そして層間絶縁膜４７が、第１層目配線２，３、第
１の絶縁膜４５および半導体基板１の全面を覆って設け
られ、必要に応じて、スルーホール５が設けられ、さら
にその表面に第２層目配線６が設けられた多層配線の構
造である。また第２図は層間絶縁膜を平坦化してｂない
場合を示したものであるがこれによっても本発明の目的
は達成される。
膜４５がその一方を半導体基板１に接して設けられてい
る。そして層間絶縁膜４７が、第１層目配線２，３、第
１の絶縁膜４５および半導体基板１の全面を覆って設け
られ、必要に応じて、スルーホール５が設けられ、さら
にその表面に第２層目配線６が設けられた多層配線の構
造である。また第２図は層間絶縁膜を平坦化してｂない
場合を示したものであるがこれによっても本発明の目的
は達成される。
次に本発明の製造方法について第３図（、）〜（、）お
よび第４図（、）〜（ｃ）を用いて詳細に説明する。
よび第４図（、）〜（ｃ）を用いて詳細に説明する。
まず第３図（、）において、半絶縁性ＧａＡｓ基板１上
の同一表面上に必要な導体配線２．３を設ける。例えば
導体材質としてアルミニラ・ム（Ａｔ）膜を膜厚５００
０Ｘ、導体の幅は０５μｍ乃至数十μｍと様々である。
の同一表面上に必要な導体配線２．３を設ける。例えば
導体材質としてアルミニラ・ム（Ａｔ）膜を膜厚５００
０Ｘ、導体の幅は０５μｍ乃至数十μｍと様々である。
導体配線２と３との距離は設計により様々であるが、最
小距離は１μｍ程度と極めて近接している。次に酸化膜
（ＳＩＯ２）４を例えば導体配線２，３と同程度の膜厚
５０００Ｘ’を全面に気相成長法により形成する。
小距離は１μｍ程度と極めて近接している。次に酸化膜
（ＳＩＯ２）４を例えば導体配線２，３と同程度の膜厚
５０００Ｘ’を全面に気相成長法により形成する。
次に同図（ｂ）に示すように、フロンガス（ＣＦ４）
を用いて異方性ドライエツチングにより、基板１が露出
する１でエツチングする。エツチングの条件は例えばガ
ス圧力８ｐａでガス流量４０ ＳＣＣＭ電力密度０．１
６ ｗ／ｍ”で、この時のＳｉＯ２のエツチング速度は
２５０ ！／分である。従って約２０分間のエツチング
によ多導体配線２．３の側面に表面が円弧状の第１の絶
縁膜４５が形成される。尚この時当然ながら、基板上あ
るいは導体配線上に５１０２膜が残っていてもステ、！
カバレッジにおける５ｉｏ２の１くびれ”が除去されて
いれば本工程の目的は達成される。
を用いて異方性ドライエツチングにより、基板１が露出
する１でエツチングする。エツチングの条件は例えばガ
ス圧力８ｐａでガス流量４０ ＳＣＣＭ電力密度０．１
６ ｗ／ｍ”で、この時のＳｉＯ２のエツチング速度は
２５０ ！／分である。従って約２０分間のエツチング
によ多導体配線２．３の側面に表面が円弧状の第１の絶
縁膜４５が形成される。尚この時当然ながら、基板上あ
るいは導体配線上に５１０２膜が残っていてもステ、！
カバレッジにおける５ｉｏ２の１くびれ”が除去されて
いれば本工程の目的は達成される。
ここで酸化膜４のドライエツチングによる断面形状につ
込て第４図（ａ） ？用いて説明すると、ドライエツチ
ングによる基板１上の第１の絶Ｒ膜４と、導体配線３上
あ酸化膜４のエツチング速度は同一速度のため、ドライ
エツチング時間に従って、例えば、導体配線３上の酸化
膜が０１までエツチングされると、基板１上の酸化膜４
も同じ膜厚だけエツチングされて膜厚ｏ３となシ、さら
にドライエツチングを進めて、導体配線３上の酸化膜が
０２となり、基板Ｉ上の酸化膜は０４となる。このよう
にして、更にエツチング全通めると、導体配線面と同一
高さで、エツチング前と同様な曲面を持った第１のＩＮ
！！＊膜４５が膜数５れる。
込て第４図（ａ） ？用いて説明すると、ドライエツチ
ングによる基板１上の第１の絶Ｒ膜４と、導体配線３上
あ酸化膜４のエツチング速度は同一速度のため、ドライ
エツチング時間に従って、例えば、導体配線３上の酸化
膜が０１までエツチングされると、基板１上の酸化膜４
も同じ膜厚だけエツチングされて膜厚ｏ３となシ、さら
にドライエツチングを進めて、導体配線３上の酸化膜が
０２となり、基板Ｉ上の酸化膜は０４となる。このよう
にして、更にエツチング全通めると、導体配線面と同一
高さで、エツチング前と同様な曲面を持った第１のＩＮ
！！＊膜４５が膜数５れる。
同様にして、第４図（ｂ）に示すようにＴ字型配線導体
２０の側面に５ＩＯ２膜による第１の絶縁膜４ｏヲ形成
することや第４図（ｃ＞に示すように逆台形型配線導体
３０の側面に第１の絶縁膜４１を形成することができる
。
２０の側面に５ＩＯ２膜による第１の絶縁膜４ｏヲ形成
することや第４図（ｃ＞に示すように逆台形型配線導体
３０の側面に第１の絶縁膜４１を形成することができる
。
次に第３図（ｃ）において、層間絶縁層として５ｌｏ２
による層間絶縁膜４６を導体配線２．３よシも厚く、約
２倍の膜厚として、その】μｍを気相成長法にょシ形成
する。このとき層間絶縁層の表面は、導体配線があるた
めに凹凸になるが次にこれを凹凸のない表面にフォトレ
ジスＩ−を用いたエッチバック法により平坦化する。平
坦化は通常用いられている方法により、眉間絶縁層であ
る５１０２膜の表面に７オトレソスト８を塗布し、配、
線の凹凸を埋めてフォトレジスト表面を平帽什す六−キ
１イＱ ＋ （’１−とフォトレジストのエツチング速
度とが１：］になるエツチングガス例えばフロン（ＣＦ
４）と水素（Ｈ２）ガスとの混合ガスを用いて、フォト
レゾストを完全にエツチングする。こうして５ｆ０２膜
の全面が露出されて眉間絶縁層の表面が完全に平坦化さ
れる（同図（ｄ））。
による層間絶縁膜４６を導体配線２．３よシも厚く、約
２倍の膜厚として、その】μｍを気相成長法にょシ形成
する。このとき層間絶縁層の表面は、導体配線があるた
めに凹凸になるが次にこれを凹凸のない表面にフォトレ
ジスＩ−を用いたエッチバック法により平坦化する。平
坦化は通常用いられている方法により、眉間絶縁層であ
る５１０２膜の表面に７オトレソスト８を塗布し、配、
線の凹凸を埋めてフォトレジスト表面を平帽什す六−キ
１イＱ ＋ （’１−とフォトレジストのエツチング速
度とが１：］になるエツチングガス例えばフロン（ＣＦ
４）と水素（Ｈ２）ガスとの混合ガスを用いて、フォト
レゾストを完全にエツチングする。こうして５ｆ０２膜
の全面が露出されて眉間絶縁層の表面が完全に平坦化さ
れる（同図（ｄ））。
次に同図（、）に示すように配線上の層間絶縁の一部を
開口してスルーホール５を設は第２層目配線６を形成す
る。
開口してスルーホール５を設は第２層目配線６を形成す
る。
このように本発明によれば、従来方法では層間絶縁層の
凹凸やくびれなどが避けられずそのために眉間絶縁膜上
の導体配線ヵ５凹凸やくびれまた断線等があったがこれ
らの欠点を皆無にすることが出来た。
凹凸やくびれなどが避けられずそのために眉間絶縁膜上
の導体配線ヵ５凹凸やくびれまた断線等があったがこれ
らの欠点を皆無にすることが出来た。
尚本発明の実施例において、半導体基板として、Ｇ’Ａ
Ｉ ’ｋ、導体配線としてアにミニラムｃｈｔ＞’を用
い第１および第２の絶縁物として二酸化硅素（ＳＩＯ２
）を用いた場合について述べたが、本発明はこれらの材
料に限定されるものではなく、半導体基板として８１６
るいはＩｎＧａＡｓ＋ＩｎＰなどｍ−ｖ化合物等他の基
板にも適用可能であり、導体配線材料として金（Ａｕ）
や白金（Ｐｔ）等の他に高耐熱金属配線を用いることも
出来る。
Ｉ ’ｋ、導体配線としてアにミニラムｃｈｔ＞’を用
い第１および第２の絶縁物として二酸化硅素（ＳＩＯ２
）を用いた場合について述べたが、本発明はこれらの材
料に限定されるものではなく、半導体基板として８１６
るいはＩｎＧａＡｓ＋ＩｎＰなどｍ−ｖ化合物等他の基
板にも適用可能であり、導体配線材料として金（Ａｕ）
や白金（Ｐｔ）等の他に高耐熱金属配線を用いることも
出来る。
以上述べたように、本発明方法によれば、層間絶縁層の
凹凸やくびれをなくして、導体配線の凹凸や断ａｔ−な
くし、高性能で生産性に浸れた効果を有するものである
。
凹凸やくびれをなくして、導体配線の凹凸や断ａｔ−な
くし、高性能で生産性に浸れた効果を有するものである
。
第１図は本発明による多層配線構造の断面図、第２図は
他の多層配線構造の例を示す断面図、第３図（、）〜（
、）は本発明による多層配線の製造方法を工程ｊ＠に示
した断面図、第４図（、）は第３図（ｂ）の工程におけ
るドライエツチングに訃ける第１絶縁膜の断面形状の形
成要領を示す図、（ｂ）、（ｅ）は配給導体の変形例に
対する第１絶縁膜の形成例を示す図、第５図（、）〜（
、）は従来の多層配線の製造工程全工程順に示す断面図
、第６図（＆）、（ｂ）はそれぞれ従来法による多層配
線の形成例を示す図、第７図（、）〜（ｆ）および第８
図（、）〜（ｃ）は各々多層配線の製造方法の他の従来
例を工程順に示す断面図である。 １ ： ＧａＡｓ基板、２．３．２０，３０ ：第１層
０導体配線、５ニスルーホール、６：第２層０導体配線
、４５゜４０．４１ ：第１の絶縁膜
他の多層配線構造の例を示す断面図、第３図（、）〜（
、）は本発明による多層配線の製造方法を工程ｊ＠に示
した断面図、第４図（、）は第３図（ｂ）の工程におけ
るドライエツチングに訃ける第１絶縁膜の断面形状の形
成要領を示す図、（ｂ）、（ｅ）は配給導体の変形例に
対する第１絶縁膜の形成例を示す図、第５図（、）〜（
、）は従来の多層配線の製造工程全工程順に示す断面図
、第６図（＆）、（ｂ）はそれぞれ従来法による多層配
線の形成例を示す図、第７図（、）〜（ｆ）および第８
図（、）〜（ｃ）は各々多層配線の製造方法の他の従来
例を工程順に示す断面図である。 １ ： ＧａＡｓ基板、２．３．２０，３０ ：第１層
０導体配線、５ニスルーホール、６：第２層０導体配線
、４５゜４０．４１ ：第１の絶縁膜
Claims (2)
- （１）基板上に多数の導体配線が層間絶縁膜により分離
して形成された多層配線において、前記導体側面に、上
向きに凸状をなす絶縁膜を設けたことを特徴とする多層
配線。 - （２）基板および導体配線の全面に第１の絶縁膜を設け
る工程と、該絶縁膜を異方性ドライエッチングにより導
体配線側面に残す工程と、第１の絶縁膜および基板全面
に第２の絶縁膜を設ける工程と、該第２の絶縁膜上に第
２の導体配線を設ける工程とを行うことを特徴とする多
層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17466185A JPS6233445A (ja) | 1985-08-07 | 1985-08-07 | 多層配線とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17466185A JPS6233445A (ja) | 1985-08-07 | 1985-08-07 | 多層配線とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233445A true JPS6233445A (ja) | 1987-02-13 |
Family
ID=15982483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17466185A Pending JPS6233445A (ja) | 1985-08-07 | 1985-08-07 | 多層配線とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233445A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172444A (ja) * | 1987-01-10 | 1988-07-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6436031A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6474723A (en) * | 1987-09-17 | 1989-03-20 | Matsushita Electric Ind Co Ltd | Formation of flat resist film |
| JPH0251232A (ja) * | 1988-06-29 | 1990-02-21 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
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