JPS6332260B2 - - Google Patents
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- JPS6332260B2 JPS6332260B2 JP2777681A JP2777681A JPS6332260B2 JP S6332260 B2 JPS6332260 B2 JP S6332260B2 JP 2777681 A JP2777681 A JP 2777681A JP 2777681 A JP2777681 A JP 2777681A JP S6332260 B2 JPS6332260 B2 JP S6332260B2
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- Japan
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- wiring
- psg
- etching
- substrate
- electrode wiring
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- Expired
Links
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Landscapes
- Magnetic Heads (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置および薄膜磁気ヘツドな
どの製造に好適な多層配線構造の形成方法に関す
るものである。
どの製造に好適な多層配線構造の形成方法に関す
るものである。
多層配線は半導体装置や薄膜磁気ヘツドの製作
に用いられており、特に半導体装置の小形化に伴
ない、多層化される傾向にある。
に用いられており、特に半導体装置の小形化に伴
ない、多層化される傾向にある。
通常の多層配線は、表面絶縁膜を備えた基板に
対し、第１層目の電極配線を形成した後層間絶縁
膜を所定膜厚に気相成長させ、層間接続をなすべ
き部分に貫通孔を設け、第２層の電極配線を形成
するものである。ここで、第２層の電極配線の断
線は絶対に避けなければならないが、デバイスの
大容量化に伴ない増々断線の危険が高まつてき
た。
対し、第１層目の電極配線を形成した後層間絶縁
膜を所定膜厚に気相成長させ、層間接続をなすべ
き部分に貫通孔を設け、第２層の電極配線を形成
するものである。ここで、第２層の電極配線の断
線は絶対に避けなければならないが、デバイスの
大容量化に伴ない増々断線の危険が高まつてき
た。
即ち、LSIでは配線間隔は２〜３ミクロンにな
つてきており、しかもアルミニウム配線厚さは約
１ミクロンあるため幅が２〜３ミクロン、高さ１
ミクロン程度の溝が発生する。第１図を参照する
と、１は表面酸化膜を備えたシリコン基板、２は
１層配線で、段差のある基板に対して、通常の気
相成長（CVD）法により、燐シリケートガラス
膜（PSG）３を成長すると、図示のような形状
となる。これは、PSGをCVDにより通常条件下
で成長した場合の成長形状の膜厚および段差空間
形状依存性を示したものである。このようにし
て、先の溝４が形成されるのであり、この上に第
２層配線を形成すると容易に断線してしまう。
つてきており、しかもアルミニウム配線厚さは約
１ミクロンあるため幅が２〜３ミクロン、高さ１
ミクロン程度の溝が発生する。第１図を参照する
と、１は表面酸化膜を備えたシリコン基板、２は
１層配線で、段差のある基板に対して、通常の気
相成長（CVD）法により、燐シリケートガラス
膜（PSG）３を成長すると、図示のような形状
となる。これは、PSGをCVDにより通常条件下
で成長した場合の成長形状の膜厚および段差空間
形状依存性を示したものである。このようにし
て、先の溝４が形成されるのであり、この上に第
２層配線を形成すると容易に断線してしまう。
この問題を解決するため、いくつかの方法が提
案されている。その第１の方法は、第１図のデバ
イスに対し、シラノール溶液を回転塗布し、加熱
することにより、溝４をシリコン酸化膜で埋める
方法である。回転塗布によれば、シラノール溶液
の流動体が溝４を埋め、表面を平坦化する。
案されている。その第１の方法は、第１図のデバ
イスに対し、シラノール溶液を回転塗布し、加熱
することにより、溝４をシリコン酸化膜で埋める
方法である。回転塗布によれば、シラノール溶液
の流動体が溝４を埋め、表面を平坦化する。
第２の方法は、凹凸面に対して、同じく流動性
のあるレジストや樹脂を塗布して、表面を平坦化
し、次いで、その表面から反応性スパツタエツチ
ングを施して、平坦面を得る。（特開昭52−
131471参照） 本発明者は、表面の平坦化および断線防止につ
き研究を進めた結果、新たな改善方法を見出し
た。
のあるレジストや樹脂を塗布して、表面を平坦化
し、次いで、その表面から反応性スパツタエツチ
ングを施して、平坦面を得る。（特開昭52−
131471参照） 本発明者は、表面の平坦化および断線防止につ
き研究を進めた結果、新たな改善方法を見出し
た。
即ち、本発明は、基板上に第１層の電極配線を
形成後、該基板及び第１の電極配線上全面に絶縁
物を気相成長する工程と、異方性エツチングする
ことにより、少なくとも該電極配線側部に該絶縁
物を残す工程とを繰り返すことにより、絶縁物表
面を平担化することを特徴とする多層配線構造の
形成方法である。
形成後、該基板及び第１の電極配線上全面に絶縁
物を気相成長する工程と、異方性エツチングする
ことにより、少なくとも該電極配線側部に該絶縁
物を残す工程とを繰り返すことにより、絶縁物表
面を平担化することを特徴とする多層配線構造の
形成方法である。
以下、図面を参照して本発明の実施例を詳述す
る。本発明は、配線間隔が２〜３ミクロンの場合
に特に有効であるのでその場合につき説明する。
る。本発明は、配線間隔が２〜３ミクロンの場合
に特に有効であるのでその場合につき説明する。
即ち、第１図に示した通り、従来法により
PSG３を成長すると、気相成長の特殊性に基づ
き図示の断面形状にPSG３が成長する。配線２
の上に成長するPSGがH1＝１ミクロンの場合で
も配線側部の厚さH2はH2＞H1となる。
PSG３を成長すると、気相成長の特殊性に基づ
き図示の断面形状にPSG３が成長する。配線２
の上に成長するPSGがH1＝１ミクロンの場合で
も配線側部の厚さH2はH2＞H1となる。
そこで、この基板に対し、イオンミリング、リ
アクテイブスパツタエツチングなどの物理的、化
学的な異方性エツチングを行なう。
アクテイブスパツタエツチングなどの物理的、化
学的な異方性エツチングを行なう。
イオンミリングは、次の様に行なう。アルゴン
を２×10-4Torrの圧力とし、印加電圧1KV、通
電電流0.5Aでエツチングすると、PSGのエツチ
ングレートは400〜500Å／minの値をとるので、
時間制御で残存するPSG膜厚を制御できる。
を２×10-4Torrの圧力とし、印加電圧1KV、通
電電流0.5Aでエツチングすると、PSGのエツチ
ングレートは400〜500Å／minの値をとるので、
時間制御で残存するPSG膜厚を制御できる。
リアクテイブエツチングは、次の様に行なう。
平行平板型エツチング装置内にてCHF3を
0.2Torrの圧力とし、高周波電力1.1KWを印加す
ると、PSGは1000〜1200Å／minのエツチングレ
ートをもつ。配線側部のPSG厚さH2がH2＞H1で
あつたので、H1の厚さのPSGを除去しても、配
線側部には、第２図の如くPSG３が残る。
平行平板型エツチング装置内にてCHF3を
0.2Torrの圧力とし、高周波電力1.1KWを印加す
ると、PSGは1000〜1200Å／minのエツチングレ
ートをもつ。配線側部のPSG厚さH2がH2＞H1で
あつたので、H1の厚さのPSGを除去しても、配
線側部には、第２図の如くPSG３が残る。
この後、再び気相成長法により、厚さ１ミクロ
ンのPSG４を成長させる。（第３図） 上記と同じ異方性エツチングを施せば、第４図
の通り表面はより平坦となる。
ンのPSG４を成長させる。（第３図） 上記と同じ異方性エツチングを施せば、第４図
の通り表面はより平坦となる。
続いて、再び気相成長法により、厚さ１ミクロ
ンのPSG５を成長させる。（第５図） 上記と同じ異方性エツチングを施せば、第６図
の通り表面は更に平坦化し、配線間隔が２〜３ミ
クロンの部分ではPSG５で埋まる。
ンのPSG５を成長させる。（第５図） 上記と同じ異方性エツチングを施せば、第６図
の通り表面は更に平坦化し、配線間隔が２〜３ミ
クロンの部分ではPSG５で埋まる。
続いて、再びPSG６の気相成長とエツチング
を施せば第７図の通り配線監間部分はPSGで埋
められ、ほぼ平坦面となる。
を施せば第７図の通り配線監間部分はPSGで埋
められ、ほぼ平坦面となる。
最後に層間絶縁膜として厚さ１ミクロンの
PSGを成長させ、必要な部分にてスルーホール
を形成すべく選択エツチングを行ない、第２層配
線を形成していく。
PSGを成長させ、必要な部分にてスルーホール
を形成すべく選択エツチングを行ない、第２層配
線を形成していく。
この実施例に関し、第２図の形状を得る方法に
類似した方法により、段差部のみに極めて狭い幅
の固体拡散源を残してせまい拡散領域を得る方法
や、せまい拡散を行なう方法が公知であるが、特
に配線間隔のせまい部分に、絶縁物の成長、異方
性エツチングを繰返して平坦面を実現し、最終的
に層間絶縁膜を平坦化する所に本発明の特長があ
る。
類似した方法により、段差部のみに極めて狭い幅
の固体拡散源を残してせまい拡散領域を得る方法
や、せまい拡散を行なう方法が公知であるが、特
に配線間隔のせまい部分に、絶縁物の成長、異方
性エツチングを繰返して平坦面を実現し、最終的
に層間絶縁膜を平坦化する所に本発明の特長があ
る。
本発明によると、上記した様に絶縁膜の成長
と、異方性エツチングとが複数回行われるため、
個々のプロセスのばらつきを相殺でき、工程の均
一化を図ることが可能である。上記工程の均一化
は、特に大量生産時に有効である。
と、異方性エツチングとが複数回行われるため、
個々のプロセスのばらつきを相殺でき、工程の均
一化を図ることが可能である。上記工程の均一化
は、特に大量生産時に有効である。
第１図は、従来法により高密度配線を有する半
導体基板に層間絶縁膜を形成したときの基板の断
面図、第２図乃至第７図は本発明の実施例により
PSGの成長とエツチングを行なう各段階でのシ
リコン基板の各断面図を示す。 図中、１は表面絶縁膜を備えたシリコン基板、
２はアルミニウム配線、３，４，５，６はPSG
膜を示す。
導体基板に層間絶縁膜を形成したときの基板の断
面図、第２図乃至第７図は本発明の実施例により
PSGの成長とエツチングを行なう各段階でのシ
リコン基板の各断面図を示す。 図中、１は表面絶縁膜を備えたシリコン基板、
２はアルミニウム配線、３，４，５，６はPSG
膜を示す。
Claims (1)
- １ 基板上に第１層の電極配線を形成後、該基板
及び第１の電極配線上全面に絶縁物を気相成長す
る工程と、異方性エツチングすることにより、少
なくとも該電極配線側部に該絶縁物を残す工程と
を繰り返すことにより、絶縁物表面を平坦化する
ことを特徴とする多層配線構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2777681A JPS57143845A (en) | 1981-02-27 | 1981-02-27 | Formation of multi-layer wiring composition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2777681A JPS57143845A (en) | 1981-02-27 | 1981-02-27 | Formation of multi-layer wiring composition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143845A JPS57143845A (en) | 1982-09-06 |
| JPS6332260B2 true JPS6332260B2 (ja) | 1988-06-29 |
Family
ID=12230371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2777681A Granted JPS57143845A (en) | 1981-02-27 | 1981-02-27 | Formation of multi-layer wiring composition |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57143845A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203613A (ja) * | 1982-05-24 | 1983-11-28 | Hitachi Ltd | 薄膜磁気ヘツド |
| JPS6066435A (ja) * | 1983-09-22 | 1985-04-16 | Matsushita Electric Ind Co Ltd | 薄膜形成方法 |
| JPH0642481B2 (ja) * | 1984-04-27 | 1994-06-01 | ソニー株式会社 | 半導体装置の製法 |
| JPS63172444A (ja) * | 1987-01-10 | 1988-07-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0193148A (ja) * | 1987-10-05 | 1989-04-12 | Nec Corp | 半導体装置の製造方法 |
| JPH07118520B2 (ja) * | 1987-11-30 | 1995-12-18 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
-
1981
- 1981-02-27 JP JP2777681A patent/JPS57143845A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143845A (en) | 1982-09-06 |
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