JPS60231340A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPS60231340A JPS60231340A JP8675384A JP8675384A JPS60231340A JP S60231340 A JPS60231340 A JP S60231340A JP 8675384 A JP8675384 A JP 8675384A JP 8675384 A JP8675384 A JP 8675384A JP S60231340 A JPS60231340 A JP S60231340A
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- wiring
- etching
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製法、特に多層配線構造を有す
る半導体装置における配線間の絶縁層上の表面を平坦化
するための方法に関する。
る半導体装置における配線間の絶縁層上の表面を平坦化
するための方法に関する。
背景技術とその問題点
多層配線構造を有する半導体装置において、上層配線と
下層配線間の電気的分離は、両配線間に絶縁薄膜（層間
絶縁層）を形成することにより行なわれている。この眉
間絶縁層は、上層配線を微細加工する上でその表面形状
が下地の段差（下層配線、フィールド酸化膜等）に拘わ
らず平坦であることが次の理由により望ましい。即ち、
層間絶縁層の表面が平坦であれば、上層配線の段部で被
覆された絶縁物の悪化（例えば段切れ等）による断線が
なくなり、信頼性が向上するからである。
下層配線間の電気的分離は、両配線間に絶縁薄膜（層間
絶縁層）を形成することにより行なわれている。この眉
間絶縁層は、上層配線を微細加工する上でその表面形状
が下地の段差（下層配線、フィールド酸化膜等）に拘わ
らず平坦であることが次の理由により望ましい。即ち、
層間絶縁層の表面が平坦であれば、上層配線の段部で被
覆された絶縁物の悪化（例えば段切れ等）による断線が
なくなり、信頼性が向上するからである。
また、上層配線加工のためのフォトリソグラフィでパタ
ーニングが容易になるため、加工精度、歩留が向上する
。
ーニングが容易になるため、加工精度、歩留が向上する
。
この層間絶縁層の表面を平坦化する際、配線の材質が高
温でも変形、変質しない高融点物質（例えば、ポリシリ
コン、シリサイド、高融点金属等）であれば、金属不純
物添加ガラス（ＰＳＧＳＡｓＳＧ。
温でも変形、変質しない高融点物質（例えば、ポリシリ
コン、シリサイド、高融点金属等）であれば、金属不純
物添加ガラス（ＰＳＧＳＡｓＳＧ。
ｐｂ含有酸化膜等）を眉間絶縁層材料として使用し、８
００〜１１００℃の高温処理により軟化させて平坦な表
面を得ることができる（所謂ゲラスフ四つ又はりフロー
技術）。しかし、電気抵抗の低いＭ又は）Ｊ 、 Ｓｉ
、 Ｃｕの合金等を使用しようとする場合、これらの
配線材は低融点物質であるため上記り７０−技術は使用
することができず、従来層間絶縁層の表面凸起部のみを
ＲＩＥ、イオンミリング（イオンビームエツチング）等
で選択的にエツチング除去して表面の平坦化を図ってい
た。しかし、従来の方法で層間絶縁層を厚く形成しよう
とする場合、配線の段部で絶縁材の被覆性が悪化し、特
に第１図に示すように並列に並ぶ配線（１）間において
は絶縁材（２）が張り出しくいわゆるオーバハング）、
溝部分又は空洞部分（３）が生じていた。この結果、エ
ツチングしても平坦な表面が得られないという問題点が
あった。（４）はＳｉ基板、（５）は５ｉ０２膜である
。
００〜１１００℃の高温処理により軟化させて平坦な表
面を得ることができる（所謂ゲラスフ四つ又はりフロー
技術）。しかし、電気抵抗の低いＭ又は）Ｊ 、 Ｓｉ
、 Ｃｕの合金等を使用しようとする場合、これらの
配線材は低融点物質であるため上記り７０−技術は使用
することができず、従来層間絶縁層の表面凸起部のみを
ＲＩＥ、イオンミリング（イオンビームエツチング）等
で選択的にエツチング除去して表面の平坦化を図ってい
た。しかし、従来の方法で層間絶縁層を厚く形成しよう
とする場合、配線の段部で絶縁材の被覆性が悪化し、特
に第１図に示すように並列に並ぶ配線（１）間において
は絶縁材（２）が張り出しくいわゆるオーバハング）、
溝部分又は空洞部分（３）が生じていた。この結果、エ
ツチングしても平坦な表面が得られないという問題点が
あった。（４）はＳｉ基板、（５）は５ｉ０２膜である
。
また、このようなオーバハングを回避しようとする場合
、薄い絶縁層の形成とエツチングによる平坦化処理を何
回か繰り返して行なわなければならず、製造が複雑であ
った。そして、層間絶縁層をＣＶＤで形成する場合、Ｃ
ＶＤの装置及び方法（常圧、減圧、プラズマ併用等）に
より、段部の被覆性に差が生じるため、装置、方法を選
んで使用しなければならないという欠点があった。
、薄い絶縁層の形成とエツチングによる平坦化処理を何
回か繰り返して行なわなければならず、製造が複雑であ
った。そして、層間絶縁層をＣＶＤで形成する場合、Ｃ
ＶＤの装置及び方法（常圧、減圧、プラズマ併用等）に
より、段部の被覆性に差が生じるため、装置、方法を選
んで使用しなければならないという欠点があった。
発明の目的
本発明は、配線間の絶縁層上の表面を低温（常温）によ
り平坦化することができる半導体装置の製法を提供する
ものである。
り平坦化することができる半導体装置の製法を提供する
ものである。
発明の概要
本発明は、半導体装置に形成された段部上に第１の絶縁
層を形成する工程と、この第１の絶縁層を異方性エツチ
ングして段部の側面にテーバを形成する工程と、第１の
絶縁層上に第２の絶縁層を形成する工程と、この第２の
絶縁層上に第３の絶縁層を表面が平坦化されるように形
成する工程と、異方性エツチングにより第２の絶縁層に
おいて平坦化する工程を有する半導体装置の製法である
。
層を形成する工程と、この第１の絶縁層を異方性エツチ
ングして段部の側面にテーバを形成する工程と、第１の
絶縁層上に第２の絶縁層を形成する工程と、この第２の
絶縁層上に第３の絶縁層を表面が平坦化されるように形
成する工程と、異方性エツチングにより第２の絶縁層に
おいて平坦化する工程を有する半導体装置の製法である
。
上記製法により、低温で配線間の絶縁層上の表面を平坦
化することができる。
化することができる。
実施例
本実施例においては、２層配線構造を有する半導体装置
の製法について説明する。
の製法について説明する。
先ず、第２図Ａに示すように、Ｓｉ基板ａＩ）の表面に
５ｉｏ２膜（１２１を形成した後、１層目のＭ配線０■
を所定間隔を置いて並列して形成する。この２Ｍ配線α
３）は、Ｓｉを１％含有するＡ／（純粋の）Ｊ、 ＡＡ
！−８ｉ−Ｃｕの合金等でもよい）よりなり、その厚さ
は４０００Ａである。
５ｉｏ２膜（１２１を形成した後、１層目のＭ配線０■
を所定間隔を置いて並列して形成する。この２Ｍ配線α
３）は、Ｓｉを１％含有するＡ／（純粋の）Ｊ、 ＡＡ
！−８ｉ−Ｃｕの合金等でもよい）よりなり、その厚さ
は４０００Ａである。
次に、第２図Ｂに示すように、Ｍ配線α９の上にプラズ
マＣｖＤで順次Ｓ ｉ ｘＮｙを１００ＯＡ、ＣｖＤテ
純粋の５ｉ０２を１００ＯＸＳＰＳＧを４００ＯＡ被着
して第１の絶縁層α荀を形成する。
マＣｖＤで順次Ｓ ｉ ｘＮｙを１００ＯＡ、ＣｖＤテ
純粋の５ｉ０２を１００ＯＸＳＰＳＧを４００ＯＡ被着
して第１の絶縁層α荀を形成する。
次に、第２図Ｃに示すように、例えばＲＩＥ（ＣＦ４
＋Ｈ２又はＣＨＦａ、６ Ｘ １０ｔｏ、ｔ、４００Ｗ
）により異方性エツチングを行ない、Ｍ配線（１３の両
側面に絶縁層αａのテーパＱ９を形成する（いわゆるサ
イド・ウオール・スペイサ）。なお、Ｍ配線（１３）上
の絶縁層αａは完全に除去されていてもよく、また一部
分残っていてもよい。しかし、Ｈの異常成長（所謂ヒロ
ックの形成）を防止するためには、Ｍ配線α３）上に絶
縁層ａくを残しておく方が好ましい。
＋Ｈ２又はＣＨＦａ、６ Ｘ １０ｔｏ、ｔ、４００Ｗ
）により異方性エツチングを行ない、Ｍ配線（１３の両
側面に絶縁層αａのテーパＱ９を形成する（いわゆるサ
イド・ウオール・スペイサ）。なお、Ｍ配線（１３）上
の絶縁層αａは完全に除去されていてもよく、また一部
分残っていてもよい。しかし、Ｈの異常成長（所謂ヒロ
ックの形成）を防止するためには、Ｍ配線α３）上に絶
縁層ａくを残しておく方が好ましい。
次に、第２図りに示すように、 ＣＶＤで順次純粋の５
ｉ０２を１００ＯＡ％ＰＳＧを１．４μ被着して第２の
絶縁層α０を形成する。この第２の絶縁層（Ｌ６）とし
ては、上記構成の他に、５ｉｏ２、不純物を注入したＳ
ｉ０２、Ｓｉ３Ｎ４、ポリイミド（ＰＩＱ）等の無機
又は有機の絶縁物、又はこれらを組合わせた多層よりな
るものであってもよい。なお、この絶縁層−の厚さとし
ては、Ｓｉ基板（１１）からの高さをＴ、 ＡＡ’配線
峙の厚さを書とした烏合、Ｔ）ｔとなるよ５に形成する
。
ｉ０２を１００ＯＡ％ＰＳＧを１．４μ被着して第２の
絶縁層α０を形成する。この第２の絶縁層（Ｌ６）とし
ては、上記構成の他に、５ｉｏ２、不純物を注入したＳ
ｉ０２、Ｓｉ３Ｎ４、ポリイミド（ＰＩＱ）等の無機
又は有機の絶縁物、又はこれらを組合わせた多層よりな
るものであってもよい。なお、この絶縁層−の厚さとし
ては、Ｓｉ基板（１１）からの高さをＴ、 ＡＡ’配線
峙の厚さを書とした烏合、Ｔ）ｔとなるよ５に形成する
。
逆にＴ（ｔとした場合、平坦化した後、Ｍ配線α東上が
絶縁層α０で覆われなくなるので不適当である。
絶縁層α０で覆われなくなるので不適当である。
次に、第２図Ｅに示すように、この第２の絶縁層←０の
上に第３の絶縁層へηを両Ｍ配線負■間では厚く、Ｍ配
線（Ｉ３）上では薄くなるように例えばスピンナで被着
して、表面が略平坦となるように形成する。ここで使用
する絶縁材としては、溶剤に溶かした有機物又は無機物
を使用することができる。
上に第３の絶縁層へηを両Ｍ配線負■間では厚く、Ｍ配
線（Ｉ３）上では薄くなるように例えばスピンナで被着
して、表面が略平坦となるように形成する。ここで使用
する絶縁材としては、溶剤に溶かした有機物又は無機物
を使用することができる。
表面の平坦化法としては、絶縁材を被着した後、１００
〜３００℃の熱処理による軟化現象を利用してもよい。
〜３００℃の熱処理による軟化現象を利用してもよい。
フォトレジストを約１．０μの厚さにスピンナで被着し
、１６０℃で３０分間の熱処理により、表面を軟化させ
平坦化を行う。この第３の絶縁層（１７）の材質として
、次のような条件を全て満たすものであればこの工程で
目的の平坦化が達成される。即ち、第１に下地の絶縁層
と密着性は良いが、化学反応はしないこと、第２にＳ蓋
基板に形成される電気的活性領域に悪影響を与えないこ
と、第３に上に形成される配線との密着性が良く、化学
反応をしないこと、第４に少くとも４００〜５００℃の
熱処理で変質、変形しないこと等である。しかし、現状
ではこのような要件を全て備えている物質はなく、また
充分な平坦化が得られる形成方法もないので、第３の絶
縁層αηの表面に若干の凹凸が生ずるのは避けられない
。従って、この第３の絶縁層（Ｉ７）は、次の工程にお
けるエツチングマスク材としてのみ利用する。
、１６０℃で３０分間の熱処理により、表面を軟化させ
平坦化を行う。この第３の絶縁層（１７）の材質として
、次のような条件を全て満たすものであればこの工程で
目的の平坦化が達成される。即ち、第１に下地の絶縁層
と密着性は良いが、化学反応はしないこと、第２にＳ蓋
基板に形成される電気的活性領域に悪影響を与えないこ
と、第３に上に形成される配線との密着性が良く、化学
反応をしないこと、第４に少くとも４００〜５００℃の
熱処理で変質、変形しないこと等である。しかし、現状
ではこのような要件を全て備えている物質はなく、また
充分な平坦化が得られる形成方法もないので、第３の絶
縁層αηの表面に若干の凹凸が生ずるのは避けられない
。従って、この第３の絶縁層（Ｉ７）は、次の工程にお
けるエツチングマスク材としてのみ利用する。
次に、第２図Ｆに示すように、 ＲＩＥのような異方性
エツチングが可能なドライエツチング法を使用し、第２
の絶縁層（ｌ［Ｅｌと第３の絶縁層住ηとのエツチング
速度が同じ条件（第２の絶縁層α６）のエツチング速度
が第３の絶縁層αηのエツチング速度より多少速い条件
でも良い）でエツチングし、第３の絶縁層（Ｌ７）にお
いて（一点鎖線Ｘで示す位置）完全な平坦化を得る。こ
れは、第２の絶縁層α０の段差の低い所αねは、上の厚
い第３の絶縁層αηのマスキング効果によりエツチング
されず、Ｍ配線（１３１の上部の絶縁層α０のみ選択的
にエツチング除去されるからである。従って、平坦化後
は、第３の絶縁層αηは完全に除去されることになるが
、もし部分的に残っている場合には、第３の絶縁層αη
のみを化学的な選択エツチング又は０２ガスを用いたプ
ラズマエツチングで除去する。なお、 ＲＩＥでエツチ
ングする際の具体的な条件は、例えばＣＨＦ３ （２９
ｓｅｃｍ ）＋０２（０゜６ｓｃｃｍ） 、５Ｐａ 、
３５０Ｗとする。この工程で最終的に形成される平坦
化された層間絶縁層の厚さは、Ｍ配線（ｌ■上部の厚さ
をＳとした場合、ｓ＜Ｔ−ｔである。
エツチングが可能なドライエツチング法を使用し、第２
の絶縁層（ｌ［Ｅｌと第３の絶縁層住ηとのエツチング
速度が同じ条件（第２の絶縁層α６）のエツチング速度
が第３の絶縁層αηのエツチング速度より多少速い条件
でも良い）でエツチングし、第３の絶縁層（Ｌ７）にお
いて（一点鎖線Ｘで示す位置）完全な平坦化を得る。こ
れは、第２の絶縁層α０の段差の低い所αねは、上の厚
い第３の絶縁層αηのマスキング効果によりエツチング
されず、Ｍ配線（１３１の上部の絶縁層α０のみ選択的
にエツチング除去されるからである。従って、平坦化後
は、第３の絶縁層αηは完全に除去されることになるが
、もし部分的に残っている場合には、第３の絶縁層αη
のみを化学的な選択エツチング又は０２ガスを用いたプ
ラズマエツチングで除去する。なお、 ＲＩＥでエツチ
ングする際の具体的な条件は、例えばＣＨＦ３ （２９
ｓｅｃｍ ）＋０２（０゜６ｓｃｃｍ） 、５Ｐａ 、
３５０Ｗとする。この工程で最終的に形成される平坦
化された層間絶縁層の厚さは、Ｍ配線（ｌ■上部の厚さ
をＳとした場合、ｓ＜Ｔ−ｔである。
次に、第２図Ｈに示すように、Ｍ（例えばＳｉを１％含
有）を１．０μの厚さとなるようスパッタリング又は蒸
着で形成した後、パターニングを行い、２層目のＭ配線
αつを形成する。なお、図示しないが、通常この後、２
層目のＭ配線−の上に保護膜となる絶縁層を形成した後
、外部回路との接続のためにパッド窓明けが行なわれる
。
有）を１．０μの厚さとなるようスパッタリング又は蒸
着で形成した後、パターニングを行い、２層目のＭ配線
αつを形成する。なお、図示しないが、通常この後、２
層目のＭ配線−の上に保護膜となる絶縁層を形成した後
、外部回路との接続のためにパッド窓明けが行なわれる
。
なお、Ｍ配線（１急の厚さが厚い場合、第２図Ｇで示し
た最終的な平坦化工程の後でもＭ配線（２）間の絶縁層
ａｅに凹状部分が生ずることがある。このような場合、
従来と同様の方法により平坦化工程を繰り返してもよい
が、凹状部分は非常に局所的であるため、シリカガラス
の溶剤をスピンナで被着した後、ベーキング（９０〜２
５０℃）するだけでも充分な平坦化が達成される。
た最終的な平坦化工程の後でもＭ配線（２）間の絶縁層
ａｅに凹状部分が生ずることがある。このような場合、
従来と同様の方法により平坦化工程を繰り返してもよい
が、凹状部分は非常に局所的であるため、シリカガラス
の溶剤をスピンナで被着した後、ベーキング（９０〜２
５０℃）するだけでも充分な平坦化が達成される。
本発明は、例えばポリＳｌ配線１層とＭ配線２層の３層
配線構造にも適用することができ、この場合には、ポリ
Ｓｉ配線の上に層間絶縁膜を熱処理（リフロ一方式）で
平坦に形成した後、上記実施例と同様の処理を行えばよ
い。
配線構造にも適用することができ、この場合には、ポリ
Ｓｉ配線の上に層間絶縁膜を熱処理（リフロ一方式）で
平坦に形成した後、上記実施例と同様の処理を行えばよ
い。
上記製法によれば、層間絶縁層に従来のような溝部分又
は空洞部分が生じることなく眉間絶縁層を厚く形成する
ことができる。従って、上記１回の連続した平坦化工程
により充分な平坦度が得られるため、製造が容易であり
、且つ再現性及び安定性が優れている。また１、υ配線
段部での絶縁材の被覆性が良好になるため、従来のよう
にＣＶＤの装置、条件等を選ぶ必要はなくなる。
は空洞部分が生じることなく眉間絶縁層を厚く形成する
ことができる。従って、上記１回の連続した平坦化工程
により充分な平坦度が得られるため、製造が容易であり
、且つ再現性及び安定性が優れている。また１、υ配線
段部での絶縁材の被覆性が良好になるため、従来のよう
にＣＶＤの装置、条件等を選ぶ必要はなくなる。
発明の効果
本半導体装置の製法によれば、高温の熱処理を必要とせ
ずに低温（常温）で眉間絶縁層の平坦化を実現できるた
め、電気抵抗の低いＡＩ 、 ＡＩ合金等の低融点材料
を多層配線構造を有する半導体装置の配線に使用するこ
とが可能になる。この結果、半導体装置例えばＶＬＳＩ
、ＬＳＩの動作速度の向上を図ることができる。また
、製法が容易であるから、従来の配線技術に大きな変更
を加えないでも本製法のために使用することができる。
ずに低温（常温）で眉間絶縁層の平坦化を実現できるた
め、電気抵抗の低いＡＩ 、 ＡＩ合金等の低融点材料
を多層配線構造を有する半導体装置の配線に使用するこ
とが可能になる。この結果、半導体装置例えばＶＬＳＩ
、ＬＳＩの動作速度の向上を図ることができる。また
、製法が容易であるから、従来の配線技術に大きな変更
を加えないでも本製法のために使用することができる。
第１図は従来の半導体装置の製法を説明するための断面
図、第２図Ａ−Ｈは本発明に係る半導体装置の製法を示
す断面図である。 Ｑｌ）ハＳｉ基板、（Ｌ２ ハＳ ｉｏｚ膜、Ｑａｍ１
層目（１））Ｊ配線、αａは第１の絶縁層、αωはテー
パ、α０は第２の絶縁層、（１７）は第３の絶縁層、（
Ｌ９）は２層目のＭ配線である。 Ｇｘ：Ｊ ｆａ、。 ｃ５ ％−ｍ −＾− 区 区 、 。 −〜 ＊ Ｓ ｎ） ｇ ０
図、第２図Ａ−Ｈは本発明に係る半導体装置の製法を示
す断面図である。 Ｑｌ）ハＳｉ基板、（Ｌ２ ハＳ ｉｏｚ膜、Ｑａｍ１
層目（１））Ｊ配線、αａは第１の絶縁層、αωはテー
パ、α０は第２の絶縁層、（１７）は第３の絶縁層、（
Ｌ９）は２層目のＭ配線である。 Ｇｘ：Ｊ ｆａ、。 ｃ５ ％−ｍ −＾− 区 区 、 。 −〜 ＊ Ｓ ｎ） ｇ ０
Claims (1)
- 半導体装置に形成された段部上に第１の絶縁層を形成す
る工程と、該第１の絶縁層を異方性エツチングして上記
段部の側面にテーパを形成する工程と、上記第１の絶縁
層上に第２の絶縁層を形成する工程と、該第２の絶縁層
上に第３の絶縁層を表面が平坦化されるように形成する
工程と、異方性エツチングにより上記第２の絶縁層にお
いて平坦化する工程を有する半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086753A JPH0642481B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086753A JPH0642481B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231340A true JPS60231340A (ja) | 1985-11-16 |
| JPH0642481B2 JPH0642481B2 (ja) | 1994-06-01 |
Family
ID=13895519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086753A Expired - Lifetime JPH0642481B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642481B2 (ja) |
Cited By (4)
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|---|---|---|---|---|
| JPS61501738A (ja) * | 1984-04-04 | 1986-08-14 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 集積回路構造の多層メタライゼ−ションのためのダブル平面化方法 |
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-
1984
- 1984-04-27 JP JP59086753A patent/JPH0642481B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642481B2 (ja) | 1994-06-01 |
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