KR100215909B1 - 반도체소자의 보호막 형성방법 - Google Patents
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Abstract
본발명은 반도체 제조 공정중 보호막 형성에 관한것으로, 원하는 금속 라인의 두께보다 더 두껍게 금속을 증착하여 포토 에치 공정으로 금속라인을 형성하고 아르곤 스퍼터 에치로 금속라인의 급경사면을 완만하게 한뒤 그위에 보호막을 형성한 것이다.
이렇게 하면 보호막 두께가 줄어들어 TAT 향상 및 장비 CAPA 향상과, 크랙 및 핀홀이 없어짐에 따라 PCT 특성 및 신뢰성이 향상된다.
Description
제 1 도는 종래의 보호막 형성방법을 나타낸 제 1 실시예의 공정단면도
제 2 도는 종래의 보호막 형성방법을 나타낸 제 2 실시예의 공정단면도
제 3 도는 종래의 보호막 형성방법을 나타낸 제 3 실시예의 단면도
제 4 도는 본 발명의 보호막 형성방법을 나타낸 제 1 실시예의 공정단면도
제 5 도는 본 발명의 보호막 형성방법을 나타낸 제 2 실시예의 공정단면도
제 6 도는 본 발명의 보호막 형성방법을 나타낸 제 3 실시예의 공정단면도
도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 메탈
3 : 보호막
본 발명은 반도체 제조공정에 관한것으로, 특히 보호막 형성 방법에 적당하도록 한 것이다.
종래의 보호막 형성방법은 금속배선을 하고 포토에치 공정을 거쳐 금속 라인을 형성한 후 싱글(Single) 또는 더블(Double)로 보호막을 형성한다.
싱글 및 더블 보호막 형성은 금속라인 위에 CVD(Chemical Vapour Deposition)방법에 의해 PSG((Phosphorus Silicate Glass)층이나 질화막층을 디바이스에 알맞는 두께로 증착한다.
즉, 싱글 보호막 형성방법은 프라즈마 CVD방식에 의한 실리콘 나이트 라이드(SixNy)필름을 원하는 두께만큼 증착시켜 디바이스상에 콘택홀(Contact Hole)을 메꿔주는 방식이고 더블 보호막 형성방법은 제 1 층에 P가 도핑된 산화막을 증착하고 제 2 층으로는 질화막 필름을 증착하여 보호막을 실시한 것이다.
이러한 종래의 보호막 형성방법을 첨부된 제 1 도 내지 제 3 도를 사용하여 설명하면 다음과 같다.
즉, 제 1 도 (a)와 같이 베리드 콘택을 형성하여 금속(2)을 증착하고 포토에치 공정으로 금속라인을 형성하여 그위에 제 1 도 (b)와 같이 보호막(3)을 증착한 것이고 제 2 도 (a)와 같이 베리드 콘택을 형성하여 메탈(2)을 형성하고, 제 2 도 (c)와 같이 높은 온도에서 보호막을 형성한다.
여기서 제 2 도 (b)는 높은 온도로 인한 금속표면에 힐록(HILLOCK)이 발생한 것을 나타낸 것이다.
그리고 제 3 도와 같이 금속(2)을 증착하고 수직 식각하여 형성된 금속라인 위에 보호막(3)을 증착하였다.
그러나 종래의 보호막 형성방법은 제 1 도 (b)와 같이 CVD법에 의해 SixNy 필름을 주로 증착함에 따라 CVD 특성상 금속층의 스텝 커버리지(Step Coverage)에 많은 영향을 받아서 크랙(Crack)이 발생할수가 있고 제 2 도에서와 같이 힐록에 의한 크랙이나 핀홀(pin hole)이 발생하여 PCT(Presure Cooking Test)불량이 야기되어 이를 보완하기 위해서는 보호막이 두껍게 형성될수 밖에 없었다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 디바아스의 PCT 특성과 신뢰성 및 수율 향상에 적당한 보호막 형성방법을 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본발명은 원하는 금속라인 두께의 1.2-2.0배 정도 금속을 증착한후, 포토에치하고 아르곤 스퍼터 에치(Ar Sputter Etch)하여 금속라인의 급경사면을 완만하게 한뒤 그위에 보호막을 형성하는 방법과 금속라인의 힐록을 아르곤 스퍼터 에치로 깎아서 없애고 그위에 보호막을 형성함을 특징으로 한다.
이와같은 본 발명을 제 4 도 내지 제 6 도의 실시예를 참조하여 상세히 설명하면 다음과 같다.
즉, 제 4 도 (a)와 같이 원하는 금속라인의 두께보다 약 1.2-2.0배 정도 금속을 증착하여 포토에치하고, 제 4 도 (b)와 같이 아르곤 스퍼터 에치하여 급경사면을 완만하게 한뒤, 제 4 도 (e)와 같이 보호막(3)을 형성한다.
그리고 제 5 도 (a)와 같이 콘택을 형성하고, 제 5 도 (b)와 같이 금속을 증착한뒤, 제 5 도 (c)와 같이 합금할 경우 금속표면에 힐록이 발생하게 된다.
이 힐록을 제 5 도 (d)와 같이 아르곤 스퍼터 에치로 제거하고, 제 5 도 (e)와 같이 보호막을 형성한다.
또한 제 6 도 (a)와 같이 금속을 수직 식각하면 모서리가 생기므로 보호막 형성에 어려움이 있어 제 6 도 (b)와 같이 아르곤 스퍼터 에치후 제 6 도 (c)와 같이 보호막을 형성한다.
이상에서 설명한 바와같이 본발명은 아르곤 스퍼터 에치에 의해 금속라인의 기울기가 완만해지고 콘택부위도 개선됨에 따라서 보호막 형성에 필요한 두께가 줄어들고 두께가 줄어듬에 따른 TAT 향상 및 장비 CAPA 향상과 크랙 및 핀홀이 없어짐에 따라 PCT 특성 및 신뢰성이 향상된다.
Claims (2)
- 반도체 제조 공정중 금속 배선 공정후, 보호막 형성에 있어서, 원하는 금속라인 두께 보다 더 두껍게 금속을 증착하여 금속라인을 형성하고 아르곤 스퍼터 에치로 금속라인의 급경사면을 완만하게 형성한후 그위에 보호막을 형성함을 특징으로하는 반도체 소자의 보호막 형성방법.
- 제 1 항에 있어서, 금속 라인상의 힐록을 아르곤 스퍼터 에치로 제거하고 보호막을 형성함을 특징으로 하는 반도체 소자의 보호막 형성방법.
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1991
- 1991-09-11 KR KR1019910015862A patent/KR100215909B1/ko not_active IP Right Cessation
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