JPS6028246A - 半導体多層配線の製造方法 - Google Patents
半導体多層配線の製造方法Info
- Publication number
- JPS6028246A JPS6028246A JP13523583A JP13523583A JPS6028246A JP S6028246 A JPS6028246 A JP S6028246A JP 13523583 A JP13523583 A JP 13523583A JP 13523583 A JP13523583 A JP 13523583A JP S6028246 A JPS6028246 A JP S6028246A
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- JP
- Japan
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- layer
- hole
- etching
- film
- wiring
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は簡便な方法で平滑化された多層配線構造を可
能とする半導体多層配線の製造方法に関する。
能とする半導体多層配線の製造方法に関する。
（従来技術）
従来の多層配線の製造方法を第１図にしたがつて説明す
る。まず、第１図（ａ）に示すように、シリコン基板１
上に素子２が形成され回路接続を行うためのコンタクト
孔を開けるなど通常の工程を行なう。第１図（ａ）〜第
１図（ｃ）では構造を簡略化して以下ＳｉＯ，２で表わ
す。
る。まず、第１図（ａ）に示すように、シリコン基板１
上に素子２が形成され回路接続を行うためのコンタクト
孔を開けるなど通常の工程を行なう。第１図（ａ）〜第
１図（ｃ）では構造を簡略化して以下ＳｉＯ，２で表わ
す。
次に第１層Ａ１３をスパッタ蒸着で形成しパターニング
する。
する。
その後、減圧、または常圧ＣＶ Ｄ ５ｔｏ２４ （他
にプラズマＳｉＮでもよい）を蒸着する。
にプラズマＳｉＮでもよい）を蒸着する。
次に通常のホトリソ工程によシ第１図（ｂ）に示すよう
に、スルホール５を開ける。
に、スルホール５を開ける。
次に、第１図（ｃ）に示すようにＲＦスパッタ装置内で
Ａｒスパッタエッチを行い、第１層Ａ１３の段差の形状
を平滑し、連続で第１層Ａ１３をスパッタリングで形成
する。
Ａｒスパッタエッチを行い、第１層Ａ１３の段差の形状
を平滑し、連続で第１層Ａ１３をスパッタリングで形成
する。
しかし、この場合、次に列挙するような欠点がある。
（１）スルホール部５の第１層Ａ１３が５ｉｎ２のスパ
ッタエッチ時にエツチングされ、第１層Ａ１３のスルホ
ール部７が非常に薄くなったシ、またはなくなったシす
る。
ッタエッチ時にエツチングされ、第１層Ａ１３のスルホ
ール部７が非常に薄くなったシ、またはなくなったシす
る。
（２） ＶＬＳＩでは、スルホール５のエツチングは異
方性エツチングが用いられるので、スルホール形状はほ
とんど垂直な穴が開く。このためスパッタエッチ時に形
状は変化せず、第２層Ａ１６の符号８で示す形状は薄く
なったフ、不連続になったシする欠点がおった。
方性エツチングが用いられるので、スルホール形状はほ
とんど垂直な穴が開く。このためスパッタエッチ時に形
状は変化せず、第２層Ａ１６の符号８で示す形状は薄く
なったフ、不連続になったシする欠点がおった。
（発明の目的）
この発明は、上記従来の欠点を解決するためになされた
もので、スルホールエッチ時に５ｉ０２を薄く残すこと
ができるとともにスルホール形状をテーパに、すること
を可能にできる半導体多層配線の製造方法を提供するこ
とを目的とする。
もので、スルホールエッチ時に５ｉ０２を薄く残すこと
ができるとともにスルホール形状をテーパに、すること
を可能にできる半導体多層配線の製造方法を提供するこ
とを目的とする。
（発明の構成）
この発明の半導体多層配線の製造方法は、多層配線構造
の半導体集積回路において、第１層Ａノ形成後に眉間絶
縁膜を形成し、この層間絶縁膜にスルホールをあけると
きにレジストマスクでの異方性エツチングを途中で止め
、等方性エツチングで所定のテーパを付けた後、レジス
トを除去し、このレジストの除去後同一装置内にて上記
スルホール部に残した５ｉｎ２をエツチングし、連続し
て第２層ＡＪを形成するようにしたものである。
の半導体集積回路において、第１層Ａノ形成後に眉間絶
縁膜を形成し、この層間絶縁膜にスルホールをあけると
きにレジストマスクでの異方性エツチングを途中で止め
、等方性エツチングで所定のテーパを付けた後、レジス
トを除去し、このレジストの除去後同一装置内にて上記
スルホール部に残した５ｉｎ２をエツチングし、連続し
て第２層ＡＪを形成するようにしたものである。
（実施例）
以下、この発明の半導体多層配線の製造方法の実施例に
ついて図面に基づき説明する。第２図（ａ）ないし第２
図（Ｃ）はその一実施例の工程説明図である。この第２
図（ａ）〜第２図（Ｃ）において、第１図（ａ）〜第１
図（Ｃ）と同一部分には同一符号を付して述べる。
ついて図面に基づき説明する。第２図（ａ）ないし第２
図（Ｃ）はその一実施例の工程説明図である。この第２
図（ａ）〜第２図（Ｃ）において、第１図（ａ）〜第１
図（Ｃ）と同一部分には同一符号を付して述べる。
第２図（ａ）に示す工程は第１図（ａ）の場合と同様で
あシ、重複を避けるためにその説明を省略するが、この
第２図（ａ）では、第１層ＡＪ層３として、ＡＡ−８ｔ
を６０００ Ｘの厚さで形成し＊ ５１０２４はａｏｏ
ｏ Ｘの厚さで形成している。
あシ、重複を避けるためにその説明を省略するが、この
第２図（ａ）では、第１層ＡＪ層３として、ＡＡ−８ｔ
を６０００ Ｘの厚さで形成し＊ ５１０２４はａｏｏ
ｏ Ｘの厚さで形成している。
次に、第２図（ｂ）に示すようにレジストをマスクにス
ルホールエツチングを行う。この場合２０００人の５ｉ
０２を残し、異方性エツチングおよび等方性エツチング
の連続エツチングをすることによＱ１スルホール５の部
分に少しテーパ５ａをつける。
ルホールエツチングを行う。この場合２０００人の５ｉ
０２を残し、異方性エツチングおよび等方性エツチング
の連続エツチングをすることによＱ１スルホール５の部
分に少しテーパ５ａをつける。
次に、レゾストを除去し、マダネトロンスパツタ装置内
にセットする。最初にＲＦＡｒスパッタエッチ条件でス
ルホール５の部分に残っている２０００人のＳｉＯ，４
をエツチングする。
にセットする。最初にＲＦＡｒスパッタエッチ条件でス
ルホール５の部分に残っている２０００人のＳｉＯ，４
をエツチングする。
この場合第１層Ａ／３の段差部、およびスルホール５の
５ｉ０２４はスパッタリングの角度依存性によ９２〜４
倍エツチングが速いので、テーパ状（−４５°）になる
。
５ｉ０２４はスパッタリングの角度依存性によ９２〜４
倍エツチングが速いので、テーパ状（−４５°）になる
。
次に連続工程でＤＣマダネトロンスパツタ条件でＡＪ
−Ｓｔ ６をｔｏｏｏｏＡ蒸着する。
−Ｓｔ ６をｔｏｏｏｏＡ蒸着する。
以上２層配線の場合で説明したが、同様な工程を繰シ返
すことにより３層以上にも適用可能なことは当然である
。
すことにより３層以上にも適用可能なことは当然である
。
以上説明したように、上記第１の実施例では、以下に列
挙するごとき効果を秦する。
挙するごとき効果を秦する。
（１） スルホ−＃ ５ Ｋ ５ｉ０２ヲ残してＲＦＡ
ｒスパッタをするので第１層Ａ１３はほとんどエツチン
グされることはないので、第１層Ａ１３がなくなった）
することなく、また、第２層Ａ１６のスパッタ膜を連続
工程で形成できるので安定にコンタクト抵抗が小さくな
る。
ｒスパッタをするので第１層Ａ１３はほとんどエツチン
グされることはないので、第１層Ａ１３がなくなった）
することなく、また、第２層Ａ１６のスパッタ膜を連続
工程で形成できるので安定にコンタクト抵抗が小さくな
る。
（２） ＲＦ Ａ ｒスパッタ中にスルホール形状がテ
ーパになること、および（１）項に述べたように第１層
Ａ７３がほとんどエツチングされることがないので、ス
ルホール５の形状が良好であ）、第１層Ａ１３がこの部
分で切れることがなくなる。
ーパになること、および（１）項に述べたように第１層
Ａ７３がほとんどエツチングされることがないので、ス
ルホール５の形状が良好であ）、第１層Ａ１３がこの部
分で切れることがなくなる。
（３）第１層Ａ１３の段差部のＳ ｔｏ、 ４の形状も
ＲＦＡｒスパッタ中にテーパエッチされるので、第１層
Ａ１３のステップカバレーソがよい。
ＲＦＡｒスパッタ中にテーパエッチされるので、第１層
Ａ１３のステップカバレーソがよい。
（発明の効果）
以上のように、この発明の半導体多層配線の製造方法に
よれば、半導体ウエノ１上に第１層ＡＪ形成後に眉間絶
縁膜を形成し、この層間絶縁膜にスルホールをあけると
きにレジストマスクでの異方性エツチングを途中で止め
、等方性エツチングで所定のテーパを形成した後、レジ
ストを除去し、このレジストの除去後同一装置内にてス
ルホール部に残した５ｉＯｚ膜をエツチングして連続し
て第２層ＡＪを形成するようにしたので、平滑化多層配
線構造を実現することが可能であり、Ｖ−ＬＳＩの多層
配線工程に利用することができる。
よれば、半導体ウエノ１上に第１層ＡＪ形成後に眉間絶
縁膜を形成し、この層間絶縁膜にスルホールをあけると
きにレジストマスクでの異方性エツチングを途中で止め
、等方性エツチングで所定のテーパを形成した後、レジ
ストを除去し、このレジストの除去後同一装置内にてス
ルホール部に残した５ｉＯｚ膜をエツチングして連続し
て第２層ＡＪを形成するようにしたので、平滑化多層配
線構造を実現することが可能であり、Ｖ−ＬＳＩの多層
配線工程に利用することができる。
第１図（ａ）ないし第１図（ｃ）は従来の半導体多層配
線の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｃ）はそれぞれこの発明の半導体多層配線
の製造方法の工程説明図である。 １・・・シリコン基板、２，４・・・Ｓｉｎ、、３・・
・第１層ＡＪ、５・・・スルホール、６・・・第２層Ａ
１０特許出願人 沖電気工業株式会社 第１図 ス 第２図 手続補正書 昭和５８年１２月２３日 特許庁長官若 杉 和 失敗 １、事件の表示 昭和５８年 特 許 願第１３５２３５ 号２、発明の
名称 半導体多層配線の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄な
らびに図面 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細曹の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細誓４負１行および２行「除去後・・・・・・連
続して」ヲ「除去後、同一ス・やツタ装置内にて上記ス
ルホール部に残したＳ ｉ ０２のエツチングと連続し
て」と訂正する。 ３）同６頁６行「部分で」を「部分８′で」と訂正する
。 ４）同６負８行「段差部の」を「段差部９の」と訂正す
る。 ５）図面第２図（Ｃ１別紙の通り訂正する。 多層配線構造の半導体集積回路において、第１層Ａｔ形
成後に層間絶縁膜を形成し、上記層間絶縁膜にスルホー
ルをあけるときに、レジストマスクでの異方性エツチン
グを途中で止め、等方性エツチングで所定のテーノ”ｋ
形成した後、レジストをングと連続して第２層Ａｔ層を
形成すること全特徴とした半導体多層配線の製造方法。
線の製造方法の一実施例の工程説明図、第２図（ａ）な
いし第２図（ｃ）はそれぞれこの発明の半導体多層配線
の製造方法の工程説明図である。 １・・・シリコン基板、２，４・・・Ｓｉｎ、、３・・
・第１層ＡＪ、５・・・スルホール、６・・・第２層Ａ
１０特許出願人 沖電気工業株式会社 第１図 ス 第２図 手続補正書 昭和５８年１２月２３日 特許庁長官若 杉 和 失敗 １、事件の表示 昭和５８年 特 許 願第１３５２３５ 号２、発明の
名称 半導体多層配線の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄な
らびに図面 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細曹の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細誓４負１行および２行「除去後・・・・・・連
続して」ヲ「除去後、同一ス・やツタ装置内にて上記ス
ルホール部に残したＳ ｉ ０２のエツチングと連続し
て」と訂正する。 ３）同６頁６行「部分で」を「部分８′で」と訂正する
。 ４）同６負８行「段差部の」を「段差部９の」と訂正す
る。 ５）図面第２図（Ｃ１別紙の通り訂正する。 多層配線構造の半導体集積回路において、第１層Ａｔ形
成後に層間絶縁膜を形成し、上記層間絶縁膜にスルホー
ルをあけるときに、レジストマスクでの異方性エツチン
グを途中で止め、等方性エツチングで所定のテーノ”ｋ
形成した後、レジストをングと連続して第２層Ａｔ層を
形成すること全特徴とした半導体多層配線の製造方法。
Claims (1)
- 多層配線構造の半導体集積回路において、第１層ＡＩ！
形成後に層間絶縁膜を形成し、上記層間絶縁膜にスルホ
ールをあけるときに、レジストマスクでの異方性エツチ
ングを途中で止め、等方性エツチングで所定のテーパを
形成した後、レジストを除去し、このレジストの除去後
同一装置内にて上記スルホール部に残した５ｉｎ２をエ
ツチングし、連続して第２層Ａ！層を形成することを特
徴とした半導体多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13523583A JPS6028246A (ja) | 1983-07-26 | 1983-07-26 | 半導体多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13523583A JPS6028246A (ja) | 1983-07-26 | 1983-07-26 | 半導体多層配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028246A true JPS6028246A (ja) | 1985-02-13 |
Family
ID=15146965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13523583A Pending JPS6028246A (ja) | 1983-07-26 | 1983-07-26 | 半導体多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669367A (en) * | 1985-03-26 | 1987-06-02 | Toyota Jidosha Kabushiki Kaisha | Light metal alloy piston |
| JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
-
1983
- 1983-07-26 JP JP13523583A patent/JPS6028246A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4669367A (en) * | 1985-03-26 | 1987-06-02 | Toyota Jidosha Kabushiki Kaisha | Light metal alloy piston |
| JPH04132220A (ja) * | 1990-09-21 | 1992-05-06 | Tokyo Ohka Kogyo Co Ltd | プラズマテーパエッチング方法 |
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