KR100770916B1 - 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치의 제조 장치 Download PDF

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Abstract

본 발명의 과제는 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 균일하면서도 효율적으로 환원하는 것이다.
구리 산화물이 생성되어 있는 피처리물(2)을 처리 챔버(3) 내에 배치하여 히터(8)로 소정 온도로 가열한다. 그 후, 이 처리 챔버(3) 내에, 저장조(15)에 저장되어 있는 카르본산을 기화기(18)에 의해 기화한 후, 캐리어 가스와 함께 처리 가스 공급용 배관(16)을 거쳐서 도입하고, 피처리물(2)의 구리 산화물을 금속 구리로 환원한다. 이에 의해, 전극이나 배선 표면에 요철이 생기게 하는 일 없이 균일하게 금속 산화물을 환원할 수 있다. 또한, 이 때 생성되는 이산화탄소와 물은 모두 기체 상태이므로, 구리 표면에 불순물이 잔류하는 것을 방지할 수 있다.
구리 산화물, 처리 챔버, 캐리어 가스, 카르본산, 매립 전극, 비어 홀

Description

반도체 장치의 제조 방법 및 반도체 장치의 제조 장치{SEMICONDUCTOR DEVICE PRODUCTION METHOD AND SEMICONDUCTOR DEVICE PRODUCTION APPARATUS}
도1은 기상 청정화 처리 장치의 개략도.
도2는 피처리물 온도와 처리 가스 도입 시기와의 관계를 나타낸 도면.
도3은 처리 기판 단면의 모식도로서, (a)는 초기 상태, (b)는 산화 후의 상태를 각각 나타낸 도면.
도4는 처리 기판의 고주파 글로우 방전 발광 분석 장치에 의한 측정 결과로서, (a)는 초기 상태, (b)는 산화 후 상태의 처리 기판의 측정 결과를 각각 나타낸 도면.
도5는 환원 온도 200 ℃에서 3분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타낸 도면.
도6은 환원 온도 30O ℃에서 3분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타낸 도면.
도7은 환원 온도 400 ℃에서 3분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr 에서 각각 환원한 경우의 GDS 측정 결과를 나타낸 도면.
도8은 환원 온도 400 ℃에서 1분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr, (d)는 압력 400 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타낸 도면.
도9는 UV 조사 가능한 기상 청정화 처리 장치에 있어서의 처리 챔버 및 예비 챔버의 개략 측면도.
도10은 UV 조사 가능한 기상 청정화 처리 장치에 있어서의 처리 챔버 및 예비 챔버의 개략 사시도.
도11은 제조 과정에 있어서의 반도체 장치의 단면도.
도12는 제조 과정에 있어서의 반도체 장치의 단면도로서, (a)는 에칭 후, (b)는 전극 및 배선으로의 구리 매립 후의 상태를 각각 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a : 기상 청정화 처리 장치
2 : 피처리물
3 : 처리 챔버
4 : 예비 챔버
5 : 게이트 밸브
6 : 아암
7 : 처리대
8 : 히터
9 : 처리 가스 도입구
10 : 처리 챔버 가스 도입구
11 : 처리 챔버 가스 배출구
12 : 피처리물 도입구
13 : 예비 챔버 가스 도입구
14 : 예비 챔버 가스 배출구
15 : 저장조
16 : 처리 가스 공급용 배관
17 : 매스플로우 제어기
18 : 기화기
19a, 19b : 드레인
9a, 10a, 11a, 13a, 14a, 16a, 16b, 16c : 밸브
20a, 20b : 처리 기판
21 : 실리콘 기판
22 : 이산화 실리콘막
23 : 구리 박막
24 : 구리 산화막
30 : 처리 챔버
31 : 램프
40, 50 : 반도체 장치
41, 52 : 제1 절연층
42, 53 : 하층 배선
43 : 에이치 스톱퍼
44, 55 : 제2 절연층
45, 56 : 비어 홀
46 : 도체
51 : 실리콘 웨이퍼
54 : 제1 에이치 스톱퍼
57 : 홈
58 : 배선
59 : 매립 전극
60 : 제2 에이치 스톱퍼
본 발명은 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치에 관한 것으로, 특히 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 환원하는 청정화 처리를 행하는 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치에 관한 것이다.
종래, 반도체 장치의 전극 재료, 배선 재료로서는 알루미늄이 널리 실용되어 왔다. 그러나, 최근 반도체 장치의 미세화나 처리의 고속화 요구에 수반하여 전극이나 배선의 형성을 알루미늄으로 대응하는 것은 곤란해졌다. 그로 인해, 알루미늄의 차세대 재료로서, 일렉트로 마이그레이션에 강하고, 비저항의 작은 구리를 이용하는 시도가 진행되고 있다.
전극 재료나 배선 재료에 구리를 이용하는 경우, 구리가 에칭이 곤란한 재료이므로, 전극이나 배선은 다마신법에 의해 형성된다. 이 경우는, 형성되는 전극이나 배선의 애스펙트비를 높게 하여 반도체 장치의 미세화, 고속화를 실현하는 것이 가능해진다.
그런데, 이와 같은 전극 재료나 배선 재료로서 이용되는 구리는 산화되기 쉬운 성질을 갖고 있어, 반도체 장치의 제조 과정에 있어서는 전극이나 배선으로서 형성된 구리의 표면에, 산화 구리(CuO)나 아산화 구리(Cu2O) 등의 구리 산화물이 생성되는 경우가 있다. 이 구리 산화물은 전기 저항의 상승 등, 반도체 장치의 특성 저하를 초래한다. 그로 인해, 전극 형성 후 혹은 배선 형성 후에 생성되어 버린 구리 산화물을 제거하기 위한 청정화 처리가 실시된다.
전극이나 배선의 청정화 처리로서는 기상 또는 액상으로 행하는 방법이 검토 혹은 실용화되어 오고 있다. 반도체 장치의 제조 공정에 있어서 이와 같은 청정화 처리는 구리로 이루어지는 하층 배선을 형성한 후의 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정의 후처리로서 행해진다. 혹은 하층 배선까지 통하도록 절연층에 형성한 매립 전극용의 비어 홀이나, 그 절연층에 형성한 배선용 홈을 구리로 매립한 후의 CMP 공정의 후처리로서도 행해진다. 또한, 비어 홀이나 홈에 대한 물리 기상 성장(Physical Vapor Deposition, PVD) 공정 또는 화학 기상 성장(Chemical Vapor Deposition, CVD) 공정의 전처리로서 행해지는 경우도 있다.
청정화 처리가 CMP 공정의 후처리로서 행해지는 경우, 통상 브러시 스크러버에 의한 파티클 제거와, 절연층 상에 생성된 구리 산화물 및 비어 홀이나 홈에 매립된 구리에 생성된 구리 산화물의 약액에 의한 제거가 행해진다. 그 때 이용되는 약액으로서는, 구리 산화물은 제거하지만 금속 구리에 대해서는 에칭 작용이 적은 것이 선택된다. 예를 들어, 구연산[C3H4(OH)(COOH)3]이나 수산[(COOH) 2] 등의 카르본산, 혹은 불화 수소(HF) 등이 이와 같은 약액으로서 이용된다.
또한, 청정화 처리가 PVD 공정의 전처리로서 행해지는 경우에는, 하층 배선에 통하는 비어 홀에, PVD에 의해 배리어 메탈을 퇴적하기 전에 행해진다. 그리고, 이 배리어 메탈이 퇴적된 비어 홀에, PVD에 의해 구리 시드를 퇴적하고, 또한 그 위에 도금에 의해 구리를 매립하여 하층 배선에 접속한 매립 전극이 형성된다. 즉, 이 단계에서의 청정화 처리에 의해 배리어 메탈을 거치는 하층 배선과 매립 전극 내의 구리와의 사이의 전기적 신뢰성이 높아지게 된다.
한편, 청정화 처리가 CVD 공정의 전처리로서 행해지는 경우에는, 매립 전극용의 비어 홀에 구리를 매립한 후의 CMP 공정의 종료 후에, 막두께 수백 ㎚의 질화 실리콘(SiN)막 등을 CVD에 의해 형성하기 전에 행해진다. 이 질화 실리콘막의 형성에 의해 하층 배선이나 매립 전극으로부터의 절연층으로의 구리의 확산과 그 구 리의 산화가 방지된다.
이와 같이 청정화 처리가 PVD 공정 또는 CVD 공정의 전처리로서 행해지는 경우, 그 청정화 처리는 아르곤의 스퍼터에 의해 행해지는 경우가 많다.
또한, 일본 특허 공개 평2001-271192호 공보에서는 구리 산화물에 수증기 혹은 초산을 작용시킴으로써, 그 구리 산화물을 제거하는 방법이 제안되어 있다. 또한, 일본 특허 공개 평2001-254178호 공보에서는 CVD 장치 등의 처리 챔버에 부착된 금속 박막에, 카르본산 또는 그 유도체를 포함하는 클리닝 가스를 작용시킴으로써 금속을 착체화하여 제거하는 방법이 제안되어 있다.
그러나, 종래의 청정화 처리에는 이하에 나타낸 바와 같은 문제점이 있었다.
우선, CMP 공정의 후처리로서 행해지는 청정화 처리에서는 파티클 제거 및 약액에 의한 제거가 행해지고, 그 후 부착되어 있는 약액 제거를 위한 순수(純水) 세정이 행해진다. 그러나, 이 순수 세정에 있어서 약액이 점차 제거됨으로써 세정수가 산성으로부터 중성으로 변화하여 pH치가 높아져 가면, 매립 전극이나 배선을 형성하고 있는 구리의 침식이 일어난다는 문제점이 있었다.
이 때, 약액 농도가 높고 pH치가 낮은 경우에는 전극이나 배선의 노출면에 있어서의 침식이 약간 진행하는 정도이다. 그러나, 약액 농도가 낮고 pH치가 높은 경우에는 전극이나 배선을 형성하고 있는 구리에 국소적인 침식이 일어나 표면에 요철이 생기고, 전극이나 배선의 노출면의 평탄성을 유지하는 것이 곤란하였다.
또한, PVD 공정의 전처리로서 행해지는 청정화 처리에서는 아르곤의 스퍼터 에 의한 물리적인 제거 방법이므로, 약액을 이용하는 일 없이 기상으로 처리할 수 있다. 그러나, 하층 배선에 통하도록 형성된 비어 홀의 바닥에 노출되어 있는 하층 배선에, 일단 제거한 오염 물질이 재부착하는 경우가 있다. 또한, 비어 홀의 엣지 부분이 스퍼터에 의해 깎여져 버려 미세한 매립 전극 형성이 불가능하다는 문제점이 있었다.
한편, CVD 공정의 전처리로서 행해지는 청정화 처리에서는 CMP 공정으로부터 CVD 공정으로의 이행시에 각 처리 장치 사이에서의 이동이 필요해지므로, 배선을 형성하고 있는 구리가 대기 중에 노출되어, 구리가 산화되어 버릴 가능성이 높아진다.
그로 인해, 이 경우에는 CVD에 의한 질화 실리콘막의 형성 전에, CVD 장치 내에서 전처리로서 수소(H2)나 암모니아(NH3) 등의 환원성 가스에 의한 플라즈마 처리가 행해진다. 그러나, 이 플라즈마 처리는 온도가 400 ℃ 정도가 되는 고온 환경 하에서의 처리가 필요해지므로, 노출되어 있는 구리가 열에 의해 재결정화되어 구리 표면에 요철이 생기는 일이 있다. 이 경우, 그 후에 질화 실리콘 등의 절연 재료를 퇴적할 때에, 국소적으로 절연 재료의 피복이 악화한다는 문제가 일어난다.
또한, 기체 상태의 초산을 이용한 종래의 청정화 처리에서는 약액을 사용하지 않고, 기상 반응으로 구리 산화물을 제거하는 것은 가능하다. 그러나, 처리 후에 구리 표면에 잔류하는 탄소질 등의 불순물을 제거하기 위해, 다시 수증기로 처리를 행할 필요가 있어 처리 공정이 복잡해진다.
본 발명은 이와 같은 점에 비추어 이루어진 것으로, 반도체 장치의 전극이나 배선을 형성하고 있는 금속으로 생성된 금속 산화물을 균일하면서도 효율적으로 환원하여 청정화하기 위한 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치를 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해 도1에 도시한 구성으로 실현 가능한 반도체 장치의 제조 방법이 제공된다. 본 발명의 반도체 장치의 제조 방법은 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 환원하는 청정화 처리를 행하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 장치가 내부에 배치되는 처리 챔버 내에, 기체 상태의 카르본산을 도입하고, 상기 금속 산화물을 금속 구리로 환원하는 동시에 기체 상태의 이산화탄소와 물을 생성하는 기상 청정화 처리를 행하는 것을 특징으로 한다.
이와 같은 반도체 장치의 제조 방법에 따르면, 전극이나 배선을 형성하고 있는, 예를 들어 구리 등의 금속에, 금속 산화물이 생성된 피처리물(2)을 처리 챔버(3) 내에 배치하고, 히터(8)에 의해 소정의 온도로 가열한 후, 이 처리 챔버(3) 내에 저장조(15)에 저장되어 있는 카르본산을 처리 가스 공급용 배관(16)을 거쳐서 도입함으로써 피처리물(2)에 생성되어 있는 금속 산화물을 금속 구리로 환원한다. 그 때, 처리 챔버(3)로 도입되는 카르본산은 처리 챔버(3)로의 도입 전에 기화기(18)에 의해 기화되고, 가열되어 있는 피처리물(2)의 금속 산화물은 완전히 기체 상태가 된 카르본산에 의해 환원된다. 이 때 이용하는 카르본산으로서는, 예를 들어 포름산, 초산, 프로피온산, 브티르산 등이 이용된다. 이 기상 청정화 처리에서는 금속 산화물이 금속 구리로 환원되는 동시에, 부생성물로서 이산화탄소 및 물이 모두 기체 상태로 생성되므로, 구리 표면으로의 불순물의 잔류가 회피된다.
또한, 본 발명에서는 자외선을 조사하면서 금속 산화물을 환원한다. 이 자외선 조사에 의해, 금속 산화물의 카르본산에 의한 환원이 촉진되어 기상 청정화 처리에 있어서의 환원 온도를 낮게 할 수 있게 된다. 또한, 카르본산으로서 그 조성에 염소 원자 또는 불소 원자를 1 또는 2 이상 포함하고 있는 것을 이용함으로써도 환원 온도를 낮게 하는 것이 가능해진다. 이에 의해, 피처리물(2)이 그 금속 표면에 요철이 생겨 버리는 고온 하에 노출되는 등의 상황이 회피되게 된다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
우선, 본 발명의 반도체 장치의 제조 방법에 있어서의 기상 청정화 처리에 대해 설명한다. 본 발명에서는 반도체 장치의 제조 과정에 있어서, 전극이나 배선을 형성하고 있는 구리에 생성된 산화 구리 혹은 아산화 구리 등의 구리 산화물을 기체 상태의 카르본산[RCOOH, R = H, CnH2n+1, CnHmX2n-m+1 (n, m은 자연수, X = F, Cl)]을 이용하여 환원한다.
카르본산은 구리 산화물에 대해 환원제로서 작용하고, 구리 산화물을 금속 구리(Cu)로 환원하여 이산화탄소(CO2) 및 물(H2O)을 생성한다. 예를 들어, 카르본산으로서 포름산{HCOOH,[메탄산(methanoic acid)]}을 이용한 경우, 산화 구리는 반 응식 HCOOH + CuO → Cu + CO2 + H2O에 의거하여, 아산화 구리는 반응식 HCOOH + Cu2O → 2Cu + CO2 + H2O에 의거하여 각각 금속 구리로 환원된다.
여기서, 포름산에 의한 산화 구리 또는 아산화 구리의 환원 반응에 있어서의 표준 깁스(Gibbs) 에너지는 상기 반응식에 의거하여 생성되는 H2O가 기체 상태인 경우에는 각각 약 -132 kJ/mol, 약 -112 kJ/mol이 된다. 즉, 이 환원 반응은 금속 구리를 생성하는 방향으로 진행하기 쉽고, 이 방향으로 반응이 진행하는 환원 온도로 처리를 행함으로써, 반도체 장치의 제조 과정에서 전극이나 배선에 생성된 산화 구리 혹은 아산화 구리를 환원할 수 있게 된다.
또한, 전극이나 배선이 형성되는 반도체 기판인 이산화 실리콘(SiO2)에 대해서는 반응식 HCOOH + SiO2 → Si + CO2 + H2 + O2의 표준 깁스 에너지가 약 +825 kJ/mol이므로, 포름산에 의한 이산화 실리콘의 환원이 진행하는 일은 거의 없다고 생각된다. 따라서, 산화 구리 혹은 아산화 구리가 선택적으로 환원된다.
환원제로서 이용하는 카르본산은 상기한 포름산 외에, 초산[CH3COOH, 에탄산(ethanoic acid)], 프로피온산{C2H5COOH, [프로판산(propanoic acid)]}, 브티르산[C3H7COOH, 부탄산(butanoic acid)] 등의 비교적 비점이 낮은 것을 이용하는 것이 바람직하다. 이에 의해, 후술하는 환원 반응 조건에 있어서의 환원 온도를 낮추는 것이 가능해지므로, 고온 하에 노출됨에 따른 구리 표면의 요철 발생을 방지할 수 있다. 또한, 카르본산에 포함되는 탄소량이 많아지면 반응에서 생성되는 이 산화 탄소도 증가하므로, 그 만큼 구리 표면이나 이산화 실리콘 표면에 탄소질이 잔류할 가능성도 있어 카르본산이 함유하는 탄소량은 적은 쪽이 바람직하다. 또한, 환원제로서 이용하는 카르본산으로서는 포름산을 이용하는 경우가 가장 반응이 빠르게 진행한다.
또한, 환원 속도를 낮추는 목적으로, 구성 원소에 불소(F) 또는 염소(Cl)를 적어도 1원소 함유하는 카르본산 중 한 종류를 이용할 수도 있다. 이와 같은 원소를 함유하는 카르본산도 또한, 그것이 함유되어 있지 않은 경우의 카르본산에 비해 비점이 낮으므로, 같은 효과를 얻을 수 있게 된다. 예를 들어, 전술한 포름산은 상온 상압 조건하에서는 액체 상태로서, 비점은 100.8 ℃이지만, 염소 또는 불소를 함유하는 경우에는 그 비점이 100.8 ℃보다 저하한다. 이와 같이 카르본산이 불소 또는 염소를 그 성분으로 포함하고 있는 경우에는, 불소 또는 염소는 환원 반응으로 불화수소 또는 염화수소(HCl)로서 생성되게 된다.
다음에, 본 실시 형태에서 이용하는 기상 청정화 처리 장치에 대해 설명한다. 도1은 기상 청정화 처리 장치의 개략도, 도2는 피처리물 온도와 처리 가스 도입 시기의 관계를 나타낸 도면이다.
기상 청정화 처리 장치(1)는 피처리물(2)에 대해 기상 청정화 처리를 행하기 위한 처리 챔버(3)와, 이 처리 챔버(3)에 인접하는 예비 챔버(4)를 갖고 있고, 양자는 개폐 가능한 게이트 밸브(5)로 이격되어 있다. 이 예비 챔버(4) 내에는 피처리물(2)을 반송하기 위한 아암(6)이 설치되어 있고, 예비 챔버(4)로부터 처리 챔버(3)로, 혹은 처리 챔버(3)로부터 예비 챔버(4)로 피처리물(2)을 반송할 수 있 도록 되어 있다. 기상 청정화 처리를 행하는 피처리물(2)은 처음에 예비 챔버(4)로 도입된다.
예비 챔버(4)로부터 처리 챔버(3) 내로 반입된 피처리물(2)은 내부에 설치된 석영 유리로 이루어지는 처리대(7) 상에 적재된다. 이 처리대(7)의 하부에는 히터(8)가 설치되어 있고, 처리대(7) 상에 적재된 피처리물(2)을 가열할 수 있도록 되어 있다.
또한, 처리 챔버(3)에는 카르본산을 포함하는 처리 가스를 내부로 도입하기 위한 처리 가스 도입구(9), 처리 챔버(3) 내에 불활성인 질소(N2) 가스를 도입하기 위한 처리 챔버 가스 도입구(10) 및 처리 챔버(3) 내의 가스를 배출하기 위한 처리 챔버 가스 배출구(11)가 설치되어 있다. 이들 처리 가스 도입구(9), 처리 챔버 가스 도입구(10) 및 처리 챔버 가스 배출구(11)는 각각 밸브(9a, 10a, 11a)를 구비하고 있다. 게이트 밸브(5)와 함께 이들의 밸브(9a, 10a, 11a)가 모두 폐쇄되었을 때는, 처리 챔버(3)는 밀폐 상태가 된다.
예비 챔버(4)에는 피처리물(2)을 외부로부터 예비 챔버(4) 내로 도입하기 위한 피처리물 도입구(12), 예비 챔버(4) 내에 질소 가스를 도입하기 위한 예비 챔버 가스 도입구(13) 및 예비 챔버(4) 내의 가스를 배출하기 위한 예비 챔버 가스 배출구(14)가 설치되어 있다. 이들 중, 예비 챔버 가스 도입구(13) 및 예비 챔버 가스 배출구(14)에는 각각 밸브(13a, 14a)가 설치되어 있다. 게이트 밸브(5) 및 피처리물 도입구(12)와 함께, 이들 밸브(13a, 14a)가 폐쇄되었을 때는, 예비 챔버(4)는 밀폐 상태가 된다.
피처리물(2)에 대한 기상 청정화 처리를 행하기 위한 처리 가스에 함유되는 카르본산은 액체 상태에서 저장조(15)에 저장된다. 이 저장조(15)에는 아르곤(Ar) 또는 헬륨(He)을 도입할 수 있도록 되어 있다. 이 도입되는 가스에 의해 저장조(15) 내 액체 상태의 카르본산이 저장조(15)로부터 처리 챔버(3)로 통하는 처리 가스 공급용 배관(16)으로 배출된다.
카르본산은 저장조(15)로부터 처리 가스 공급용 배관(16)으로 배출되면, 이 처리 가스 공급용 배관(16)의 도중에 설치되어 있는 매스플로우 제어기(17)에 의해 유량 조절되도록 되어 있다. 이 매스플로우 제어기(17)의 하류측에는 불활성 가스가 도입되는 캐리어 가스 도입구(18a) 및 히터를 구비하는 기화기(18)가 설치되어 있다. 처리 가스 공급용 배관(16)을 흐르는 카르본산은 이 기화기(18)에서 완전히 기화된다. 기화된 카르본산은 기화기(18) 내에서 캐리어 가스 도입구(18a)로부터 도입되는 캐리어 가스와 혼합되어 처리 챔버(3)로 도입된다.
기화기(18)와 처리 챔버(3) 사이의 처리 가스 공급용 배관(16)은 그 주위를 리본 히터나 통형 히터 등의 히터에 의해 가열한다. 기화기(18)에서 완전히 기화된 카르본산이, 처리 챔버(3)로의 도입 전에 처리 가스 공급용 배관(16) 내에서 응축되어 버리는 것을 방지하기 위해서이다.
상기 구성의 기상 청정화 처리 장치(1)는, 청정화 처리 전의 초기 상태에서는, 처리 챔버(3)에 대해서는 밸브(9a, 10a) 및 게이트 밸브(5)가 폐쇄되고, 터보 분자 펌프(Turbo Molecular Pump, TMP) 등의 배기 펌프에 의해 처리 챔버(3) 내의 압력이 10-6 Pa 이하가 되도록 배기되어 있다.
한편, 예비 챔버(4)에 대해서는 상압의 상태에서 피처리물 도입구(12) 및 밸브(13a, 14a)가 폐쇄된 상태로 되어 있다. 이에 의해, 앞에서 이 예비 챔버(4)가 부압 상태로 되어 있는 경우에는, 밸브(13a)를 개방하여 예비 챔버 가스 도입구(13)로부터 질소를 도입하여 예비 챔버(4) 내를 상압의 상태로 한다.
이와 같은 기상 청정화 처리 장치(1)에 있어서, 피처리물(2)의 기상 청정화 처리를 행하는 경우에는, 우선 피처리물(2)을 피처리물 도입구(12)로부터 예비 챔버(4) 내로 도입한다. 그리고, 피처리물 도입구(12)를 폐쇄하여 밸브(14a)를 개방하여, 예비 챔버(4) 내를 압력 10-6 Pa 이하가 되기까지 배기한다.
그리고, 게이트 밸브(5)를 개방하여 아암(6)으로 피처리물(2)을 처리 챔버(3)로 반송하고, 이 피처리물(2)을 처리대(7)에 적재한다. 그 후, 게이트 밸브(5) 및 밸브(11a)를 폐쇄하여 처리 챔버(3)를 밀폐하고, 피처리물(2)을 히터(8)에 의해 가열한다. 이 때, 피처리물(2)의 온도는 도2의 (a)에 도시한 바와 같이 설정 온도까지 상승해 간다. 그리고, 도2의 (b)에 도시한 바와 같이 피처리물(2)이 설정 온도에 도달한 시점에서 밸브(9a)를 개방하고, 기화기(18)에서 기화된 카르본산을 캐리어 가스와 함께 처리 가스 도입구(9)로부터 처리 챔버(3) 내로 도입한다. 처리 가스를 처리 챔버(3) 내로 도입하여 처리 챔버(3) 내가 설정 압력에 도달한 시점에서 밸브(9a)를 폐쇄하고, 도2의 (b)에 도시한 바와 같이 처리 가스의 도입을 정지한다. 피처리물(2)이 설정 온도에 도달한 시점으로부터 소정 시간 가 열을 계속하고, 이 사이 피처리물(2)의 기상 청정화 처리를 행하고, 소정 시간 경과 후에는 도2의 (a)에 도시한 바와 같이 가열을 종료하여 피처리물(2)을 방냉한다.
기상 청정화 처리 종료 후에는 밸브(11a)를 개방하여 처리 챔버(3) 내를 다시 압력 10-6 Pa 이하까지 배기한다. 계속해서, 게이트 밸브(5)를 개방하여 처리대(7) 상에 적재되어 있는 피처리물(2)을 아암(6)에 의해 예비 챔버(4)로 반송한다. 여기서, 다른 피처리물을 계속해서 처리하는 경우에는 이것을 아암(6)에 의해 처리 챔버(3) 내로 반송하여 상기의 처리를 반복한다.
기상 청정화 처리 후의 피처리물(2)을 예비 챔버(4)로부터 취출하는 경우에는 예비 챔버(4) 내에 예비 챔버 가스 도입구(13)로부터 질소 가스를 도입하여 복압(復壓)한 후, 피처리물 도입구(12)를 개방하여 피처리물(2)을 취출한다.
또한, 처리 가스 공급용 배관(16)에 설치되어 있는 밸브(16a)를 폐쇄하고, 또한 밸브(16b)를 개방한 상태에서 불활성 가스만을 유통하여 드레인(19a)으로부터 배출하면, 매스플로우 제어기(17) 내를 클리닝할 수 있다.
또한, 밸브(9a, 16b)를 폐쇄해 두고, 밸브(16a, 16c)를 개방한 상태에서 불활성 가스만을 유통하여 드레인(19b)으로부터 배출하면, 기화기(18) 내를 클리닝할 수도 있다. 또한, 밸브(9a)를 폐쇄하여 처리 가스를 처리 챔버(3)로 도입하기 전에 드레인(19b)으로부터 배출하면, 카르본산이 완전히 기화된 상태의 처리 가스의 유량 및 카르본산의 함유량을 정상 상태로 해 두는 것도 가능해진다. 이 경우는, 기상 청정화 처리를 행할 때에는 밸브(9a)를 개방하는 동시에 밸브(16c)를 폐쇄한다. 이에 의해, 보다 안정된 기상 청정화 처리를 행할 수 있게 된다.
처리 챔버(3)로 도입하는 처리 가스는 처리 가스 도입 후의 기상 청정화 처리시에 있어서의 카르본산의 분압이 카르본산의 폭발 한계 농도를 고려하여 50 Pa 내지 10000 Pa의 범위가 되도록 설정한다. 또한, 도입하는 처리 가스는 물 또는 산소(O2)의 함유량을 1 체적 % 이하로 해 둔다. 이 함유량이 1 체적 %를 초과하는 경우에는 경쟁 반응에 의해 카르본산과 구리 산화물의 반응이 진행하지 않을 가능성이 있기 때문이다.
다음에, 기상 청정화 처리 장치(1)에 의한 기상 청정화 처리를 실시한 예에 대해 설명한다. 본 실시예에서는 도1에 도시한 피처리물(2)로서 기상 청정화 처리의 효과 확인을 용이하게 하므로, 실리콘 기판 상에 성막한 구리의 표면을 산화함으로써 구리 산화막을 형성한 처리 기판에 대해 기상 청정화 처리를 행한 경우에 대해 서술한다.
도3은 처리 기판의 단면 모식도로서, (a)는 초기 상태, (b)는 산화 후의 상태를 각각 도시하고 있다.
처리 기판(20a)은 산화 전의 초기 상태에 있어서는 도3의 (a)에 도시한 바와 같이 실리콘 기판(21)에 형성된 이산화 실리콘막(22) 상에, 전계 도금에 의해 구리 박막(23)이 성막된 구조를 갖고 있다.
처리 기판(20a)을 구성하는 각층의 두께는 실리콘 기판(21)과 이산화 실리콘 막(22)은 모두 대략 0.5 ㎜ 내지 대략 1 ㎜ 정도이고, 또한 구리 박막(23)은 대략 1350 ㎚의 막두께로 이산화 실리콘막(22) 상에 성막되어 있다.
이 처리 기판(20a)을 습도 200 ℃로 설정된 오븐에서 60분간 대기 속에서 가열한다. 이에 의해, 도3의 (b)에 도시한 바와 같이 처리 기판(20a)에 성막되어 있는 구리 박막(23)이 산화되고, 그 표면에 구리 산화막(24)이 형성된 처리 기판(20b)을 얻는다. 이 대기 산화에 의해, 처리 기판(20b)의 구리 박막(23)에 막두께가 대략 270 ㎚인 구리 산화막(24)이 형성된다.
도4는 처리 기판의 고주파 글로우 방전 발광 분석 장치에 의한 측정 결과로서, (a)는 초기 상태, (b)는 산화 후 상태의 처리 기판의 측정 결과를 각각 나타내고 있다.
분석에는 고주파 글로우 방전 발광 분석 장치(Glow Discharge Spectrometer, GDS, 가부시끼가이샤 리가꾸 시스템 3860)를 사용하고, 분석 모드를 고주파 정전력 모드, 측정 타겟을 Cu 성분, O 성분 및 Si 성분의 세 종류로 하고, 애노드 직경 4 ㎜ø, 전력 40 W, 아르곤 유량 200 cc/min, 샘플링 간격 50 msec, 측정 시간 30초로 측정을 행하였다. 여기서는, 이렇게 얻게 된 측정 결과에 대해서는 스무징 처리(11점)를 실시하고 있다.
도2에 도시한 처리 기판(20a, 20b)에 대해 그 분석 시간에 대한 발광 강도의 변화를 측정한다. 도4의 측정 결과에 있어서, 횡축은 분석 시간(초)을 나타내고, 종축은 각 분석 시간에 대한 각 성분 원소의 발광 강도(V)를 나타내고 있다. 여기서, GDS 분석에 있어서의 분석 시간은 측정하고 있는 처리 기판(20a, 20b)의 깊이 로 변환 가능하고, 또한 각 성분 원소의 발광 강도는 각 성분 원소의 원소 농도로 변환 가능하다. 즉, 이 GDS 분석에 의해 처리 기판(20a, 20b)의 깊이 방향의 원소 농도 변화에 대한 정보를 얻을 수 있다.
초기 상태의 처리 기판(20a)에서는, 도4의 (a)에 도시한 바와 같이 그 분석 초기로부터 Cu 성분이 검출되기 시작하여 0 성분 및 Si 성분은 Cu 성분의 발광 강도의 저하에 수반하여 검출되고 있다. 또한 분석 시간이 경과하여 Cu 성분 및 O 성분이 모두 검출되지 않게 되면, Si 성분만이 검출되게 된다. 이에 의해, 분석 초기에는 도2의 (a)에 도시한 구리 박막(23)이 검출되고, 그 후, 구리 박막(23) 하에 있는 이산화 실리콘막(22)이 검출되고, 마지막으로 실리콘 기판(21)이 검출되어 있는 것을 알 수 있다.
한편, 대기 산화 후의 처리 기판(20b)에 대해 GDS 분석을 행한 바, 도4의 (b)에 도시한 바와 같이, 분석 초기로부터 Cu 성분과 함께 O 성분이 검출되어 있다. 그 후, Cu 성분에 대해서는 그 발광 강도가 증가하여, 이 후 발광 강도는 도4의 (a)에 도시한 경우와 마찬가지로 변화한다. 또한, O 성분에 대해서는 분석 초기에 검출된 후, 일단 검출되지 않게 되고, 이 후 그 발광 강도는 도4의 (a)에 도시한 경우와 마찬가지로 변화한다. Si 성분에 대해서도 도4의 (a)에 도시한 경우와 마찬가지로 변화하고 있다. 이에 의해, 대기 산화에 의해 처리 기판(20b)의 구리 박막(23)의 표면에 구리 산화막(24)이 형성되어 있는 것을 알 수 있다.
이 구리 산화막(24)이 형성된 처리 기판(20b)을 이용하여 도1에 도시한 기상 청정화 처리 장치(1)에 의해 포름산에 의한 구리 산화막(24)의 기상 청정화 처리를 환원 온도(처리 기판 온도), 처리 챔버(3) 내의 압력 및 환원 시간을 각각 변화시켜 행하였다.
도5는 환원 온도 200 ℃에서 3분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 20O Torr, (c)는 압력 300 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타내고 있다.
환원 온도를 200 ℃로 하고, 도1에 도시한 처리 챔버(3) 내부의 압력을 100 Torr로 한 상태에서 기상 청정화 처리를 행한 경우에는, 도5의 (a)에 도시한 바와 같이 분석 초기로부터 O 성분이 검출되어 있고, 처리 기판(20b)의 표면에는 구리 산화막(24)이 아직 남아 있다. 즉, 도4의 (b)에 도시한 GDS 측정 결과로부터 대부분 변화가 확인되고 있지 않다.
또한, 처리 챔버(3) 내부의 압력을 200 Torr, 300 Torr로 하여 처리 챔버(3) 내에 포함되는 포름산의 양을 증가시킨 경우도 도5의 (b) 및 도5의 (c)에 각각 도시한 바와 같이, GDS 측정 결과에는 대부분 변화는 확인되지 않았다. 따라서, 기상 청정화 처리의 환원 온도가 200 ℃인 경우에는 도2의 (b)에 도시한 처리 기판(20b)의 구리 산화막(24)을 환원할 수는 없다.
도6은 환원 온도 30O ℃에서 3분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타내고 있다.
환원 온도를 300 ℃로 하고, 도1에 도시한 처리 챔버(3) 내부의 압력을 100 Torr로 한 상태에서 기상 청정화 처리를 행한 경우에는, 도6의 (a)에 도시한 바와 같이 분석 초기로부터 Cu 성분이 검출되어 O 성분의 검출은 확인되지 않고, O 성분은 Cu 성분의 발광 강도의 저하에 수반하여 검출되어 있다. 이것은 도4의 (a)에 도시한 초기 상태의 처리 기판(20a)의 GDS 측정 결과에 대략 일치하고 있다.
또한, 처리 챔버(3) 내부의 압력을 200 Torr, 300 Torr로 하여 처리 챔버(3) 내에 포함되는 포름산의 양을 증가시킨 경우도 마찬가지로, 도6의 (b) 및 도6의 (c)에 각각 도시한 바와 같이, 분석 초기에 O 성분은 검출되고 있지 않다. 따라서, 기상 청정화 처리의 환원 온도를 300 ℃로 함으로써, 도2의 (b)에 도시한 처리 기판(20b)의 구리 산화막(24)을 환원할 수 있다.
도7은 환원 온도 400 ℃에서 3분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타내고 있다.
환원 온도를 400 ℃로 하고, 도1에 도시한 처리 챔버(3) 내부의 압력을 100 Torr로 한 상태에서 기상 청정화 처리를 행한 경우도, 도7의 (a)에 도시한 바와 같이 분석 초기로부터 Cu 성분이 검출되어 O 성분의 검출은 확인되지 않고, 도2의 (b)에 도시한 처리 기판(20b)의 구리 산화막(24)이 환원되어 있는 것을 알 수 있다.
또한, 압력을 200 Torr, 300 Torr로 한 경우도 마찬가지로, 도7의 (b) 및 도7의 (c)에 각각 도시한 바와 같이 분석 초기에 O 성분은 검출되어 있지 않다. 이것으로부터 기상 청정화 처리의 환원 온도를 400 ℃로 함으로써, 도2의 (b)에 도시한 처리 기판(20b)의 구리 산화막(24)을 환원할 수 있다.
도8은 환원 온도 400 ℃에서 1분간의 기상 청정화 처리를 행하였을 때의 GDS 측정 결과로서, (a)는 압력 100 Torr, (b)는 압력 200 Torr, (c)는 압력 300 Torr, (d)는 400 Torr에서 각각 환원한 경우의 GDS 측정 결과를 나타내고 있다.
환원 온도는 400 ℃이고, 도1에 도시한 처리 챔버(3) 내부의 압력을 100 Torr로 하고, 그 환원 시간을 3분간 내지 1분간으로 단축한 경우라도 도8의 (a)에 도시한 바와 같이 분석 초기로부터 Cu 성분이 검출되어 O 성분의 검출은 확인되지 않고, 도2의 (b)에 도시한 처리 기판(20b)의 구리 산화막(24)이 환원되어 있는 것을 알 수 있다.
또한, 압력을 200 Torr, 300 Torr 및 400 Torr로 한 경우도 마찬가지로, 도8의 (b), 도8의 (c) 및 도8의 (d)에 각각 도시한 바와 같이, 분석 초기에 O 성분은 검출되지 않고, 이것으로부터 기상 청정화 처리의 환원 온도가 400 ℃이면, 환원 시간을 단축해도 도2의 (b)에 도시한 처리 기판(20b)의 구리 산화막(24)을 환원하는 것이 가능하다.
여기서, 환원 온도가 250 ℃보다도 낮은 경우에는 기상 청정화 처리에 있어서의 환원 반응으로 충분한 반응 속도를 얻을 수 없다. 환원 온도가 400 ℃를 초과하는 경우에는 구리 결정립의 성장이 촉진되어 구리 표면에 요철이 생기는 일이 있어 실용상은 이 400 ℃가 기상 청정화 처리의 상한 온도라 생각된다.
이와 같이, 환원 온도가 250 ℃ 내지 400 ℃의 범위인 경우에는 충분한 반응 속도를 얻을 수 있어, 환원 시간을 3분간 또는 1분간이라는 단시간으로 설정하여 환원 반응을 행할 수 있다. 이에 의해, 기상 청정화 처리를 효율적으로 행할 수 있는 동시에, 처리 기판(20a, 20b)이 고온 하에서 노출되는 시간이 짧아지므로, 기상 청정화 처리에 있어서의 구리 표면의 요철 발생을 방지할 수 있다.
이상 설명한 바와 같이, 반도체 장치 제조 공정에 있어서 기체 상태의 카르본산을 이용하여 전극이나 배선을 형성하고 있는 구리에 생성된 구리 산화물을 환원하는 기상 청정화 처리를 처리 챔버 내의 카르본산의 분압을 50 Pa 내지 10000 Pa의 범위로 하고, 환원 온도 250 ℃ 내지 400 ℃, 전체압 100 Torr 내지 300 Torr에서 환원 시간을 3분, 특히 환원 온도가 400℃인 경우에는 압력 100 Torr 내지 400 Torr에서 환원 시간 1분의 반응 조건으로 처리함으로써, 전극이나 배선의 표면에 요철이 생기게 하는 일 없이 균일하게 구리 산화물을 환원할 수 있다. 또한, 짧은 환원 시간으로 기상 청정화 처리를 행할 수 있다.
또한, 본 발명에 관한 기상 청정화 처리에 있어서 생성되는 이산화탄소 및 물은, 상기한 반응 조건에 있어서는 기체 상태이므로, 기상 청정화 처리 후에 이들이 불순물로서 잔류하는 일이 없다. 따라서, 종래와 같은 수증기에 의한 처리를 필요로 하지 않고, 기상 청정화 처리 후의 공정에 영향을 끼치는 일 없이, 안정된 특성을 갖는 반도체 장치를 제조하는 것이 가능해진다.
또한, 상기한 설명에 있어서 도1에 도시한 기상 청정화 처리 장치(1)는 그 피처리물(2)의 가열 기구로서, 처리 챔버(3)에 설치된 히터(8)만을 갖고 있는 구성으로 하였지만, 피처리물(2)에 자외선(Ultraviolet, UV)을 조사하면서 기상 청정화 처리를 행할 수 있도록 구성할 수도 있다.
도9는 UV 조사 가능한 기상 청정화 처리 장치에 있어서의 처리 챔버 및 예비 챔버의 개략 측면도, 도10은 UV 조사 가능한 기상 청정화 처리 장치에 있어서의 처리 챔버 및 예비 챔버의 개략 사시도이다. 단, 도1에 도시한 기상 청정화 처리 장치(1)와 동일한 요소에 대해서는 동일한 부호를 붙여 그 상세한 설명은 생략한다.
기상 청정화 처리를 행하는 피처리물(2)에 UV 조사가 가능한 기상 청정화 처리 장치(1a)에는, 도9 및 도10에 도시한 바와 같이 처리 챔버(30) 및 예비 챔버(4)를 갖고 있고, 양자는 게이트 밸브(5)로 이격되어 있다. 이 처리 챔버(30)에는 피처리물(2)을 적재하는 처리대(7) 및 히터(8) 외에 밸브(9a, 10a, 11a)를 각각 구비한 처리 가스 도입구(9), 처리 챔버 가스 도입구(10) 및 처리 챔버 가스 배출구(11)가 설치되어 있다. 처리 가스 공급용 배관(16)을 유통하는 처리 가스는 처리 가스 도입구(9)로부터 처리 챔버(30) 내에 도입된다.
처리 챔버(30)는 처리대(7)에 대향하는 위치에 처리 가스 도입구(9)에 대응하는 부분이 개구된 원반형의 UV 램프(31)를 구비하고, 기상 청정화 처리시, 처리대(7)에 적재되어 있는 피처리물(2)의 전체면에 대해 UV 조사가 가능하도록 되어 있다.
이와 같이, 피처리물(2)에 UV 조사함으로써, 카르본산에 의한 구리 산화물의 환원 반응을 촉진하여 그 반응 속도를 크게 할 수 있어, 기상 청정화 처리를 보다 효율적으로 행할 수 있게 된다.
또한, CVD 공정 또는 PVD 공정에 있어서의 각 장치를 상기의 기상 청정화 처리 장치(1, 1a)와 조합하여 기상 청정화 처리를 CVD 처리 또는 PVD 처리와 연속하여 행하는 것도 가능하다.
도11은 제조 과정에 있어서의 반도체 장치의 단면도이다. 반도체 장치(40)에는 이산화 실리콘으로 이루어지는 제1 절연층(41)에, 다마신법으로 형성된 구리로 이루어지는 하층 배선(42)이 형성되어 있다. 이 하층 배선(42) 형성 후에, 질화 실리콘 혹은 탄화 실리콘(SiC) 등이 CVD에 의해 퇴적되어 에이치 스톱퍼(43)가 형성되고, 또한 그 상층에 제2 절연층(44)이 형성되어 있다. 이 제2 절연층(44) 및 그 하층에 형성되어 있는 에이치 스톱퍼(43) 중, 하층 배선(42)에 통하는 비어 홀(45)이 형성되는 부분은 에칭에 의해 제거되어 있다.
이 에칭에 의해 노출된 하층 배선(42)의 표면에는 하층 배선(42)을 형성하고 있는 구리의 산화를 방지하기 위해, 질화 티탄(TiN) 등의 도체(46)가 PVD에 의해 퇴적된다.
그 때, 기상 청정화 처리와 PVD 처리를 연속하여 처리할 수 있는 구성으로 하고 있는 경우에는, 우선 에칭에 의해 하층 배선(42)을 노출시킨 후, 기상 청정화 처리에 의해 노출 표면을 청정화하고, 계속해서 도체(46)의 퇴적을 행한다. 그 후에 비어 홀(45)에 전극 재료인 구리를 매립함으로써 하층 배선(42)과 비어 홀(45) 내에 매립되는 구리와의 사이의 전기적 신뢰성이 손상되는 일이 없어져, 안정된 특성의 반도체 장치를 효율적으로 제조하는 것이 가능해진다.
도12는 제조 과정에 있어서의 반도체 장치의 단면도로서, (a)는 에칭 후, (b)는 전극 및 배선으로의 구리의 매립 후의 상태를 각각 나타내고 있다.
반도체 장치(50)에는 도12의 (a)에 도시한 바와 같이, 실리콘 웨이퍼(51) 상에 형성된 이산화 실리콘으로 이루어지는 제1 절연층(52)에 다마신법으로 형성된 구리로 이루어지는 하층 배선(53)이 형성되어 있다. 이 하층 배선(53) 형성 후에 질화 실리콘 혹은 탄화 실리콘 등이 CVD에 의해 퇴적되어 제1 에이치 스톱퍼(54)가 형성되고, 또한 그 상층에 제2 절연층(55)이 형성되어 있다.
이 제2 절연층(55)에는 하층 배선(53)에 통하는 비어 홀(56) 및 배선용의 홈(57)이 형성된다. 제2 절연층(55) 및 그 하층에 형성되어 있는 제1 에이치 스톱퍼(54) 중, 비어 홀(56)이 형성되는 부분은 에칭에 의해 제거되어 있다. 이 에칭에 의해 하층 배선(53)을 노출시킨 후, 비어 홀(56) 및 홈(57)에 전극 재료인 구리를 매립하고, 도12의 (b)에 도시한 바와 같이 배선(58) 및 매립 전극(59)을 형성한다. 계속해서, CMP 처리에 의해 표면을 평탄화하여 매립된 구리의 산화 방지와 확산 방지를 위해, CVD에 의해 제2 에이치 스톱퍼(60)를 형성하여 전체면을 피복한다.
그 때, 기상 청정화 처리와 CVD 처리를 연속하여 처리할 수 있는 구성으로 하고 있는 경우에는, 비어 홀(56) 및 홈(57)에 구리를 매립하여 CMP 처리를 행한 후, 제2 에이치 스톱퍼(60)의 피복 전에 기상 청정화 처리에 의해 구리 표면을 청정화하고, 그 후에 제2 에이치 스톱퍼(60)로 피복하도록 한다. 이에 의해, 전극이나 배선의 구리 표면에 요철이 생기게 하는 일 없이, 평탄한 구리 표면 상에 제2 에이치 스톱퍼(60)를 피복할 수 있으므로, 제2 에이치 스톱퍼(60)의 피복이 국소적으로 악화하는 등의 상황을 회피할 수 있다.
또한, 이상의 설명에서는 반도체 장치의 전극 재료, 배선 재료에 구리를 사용하고 있는 경우의 기상 청정화 처리에 대해 서술하였지만, 본 발명에 관한 기상 청정화 처리는 현재 널리 이용되고 있는 알루미늄이나 은 등의 구리 이외의 금속, 혹은 구리를 주재료로 하는 금속 재료를 사용하고 있는 반도체 장치의 제조에도 적용하는 것이 가능하다.
(부기 1) 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 환원하는 청정화 처리를 행하는 반도체 장치의 제조 방법에 있어서,
상기 반도체 장치가 내부에 배치되는 처리 챔버 내에, 기체 상태의 카르본산을 도입하고, 상기 금속 산화물을 금속 구리로 환원하는 동시에 기체 상태의 이산화 탄소와 물을 생성하는 기상 청정화 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 기상 청정화 처리에 있어서의 상기 카르본산의 분압은 50 Pa 내지 10000 Pa의 범위로 하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원 온도는 대략 250 ℃ 내지 대략 400 ℃인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원 시간은 대략 3분간인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원 온도가 대략 400 ℃인 경우에는, 상기 환원 시간은 대략 1분간인 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원은 상기 금속 산화물에 자외선을 조사하면서 행하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 금속은 구리인 것을 특징으로 하는 부기 1 또는 6에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 카르본산은 포름산, 초산, 프로피온산 및 브티르산 중 어느 한 종류인 것을 특징으로 하는 부기 1, 부기 6 또는 부기 7 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 카르본산은 그 조성에, 염소 원자 또는 불소 원자를 1 또는 2 이상 포함하고 있는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 카르본산은 불활성 가스와 혼합하여 기체 상태에서 상기 금속 산화물에 접촉시키도록 한 것을 특징으로 하는 부기 1, 부기 6 내지 부기 9 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 11) 기체 상태에서 상기 금속 산화물에 접촉시키는 상기 카르본산과 상기 불활성 가스와의 혼합물에 있어서의 물의 함유량은 1 체적 % 이하인 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 기체 상태에서 상기 금속 산화물에 접촉시키는 상기 카르본산과 상기 불활성 가스와의 혼합물의 산소 함유량은 1 체적 % 이하인 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원에 계속해서, 환원 후의 표면에 절연물을 피복하는 것을 특징으로 하는 부기 1, 부기 6 내지 부기 10 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원에 계속해서, 환원 후의 표면에 도체를 피복하는 것을 특징으로 하는 부기 1, 부기 6 내지 부기 10 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 15) 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 환원하는 청정화 처리를 행하는 반도체 장치의 제조 장치에 있어서,
상기 반도체 장치가 적재되는 처리대와, 상기 처리대의 하부에 배치되어 상기 반도체 장치를 가열하는 히터를 갖는 처리 챔버와,
상기 금속 산화물을 환원하는 카르본산이 저장되는 저장조와,
상기 처리 챔버와 상기 저장조 사이에 설치된 처리 가스 공급용 배관과,
상기 처리 가스 공급용 배관 도중에 설치되어 상기 저장조로부터 상기 처리 챔버로 상기 처리 가스 공급용 배관을 흐르는 카르본산을 기화하는 기화기를 갖는 것을 특징으로 하는 반도체 장치의 제조 장치.
(부기 16) 상기 처리 챔버에는 금속 산화물에 자외선을 조사하기 위한 자외선 램프가 상기 처리대에 대향 배치되어 있는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 장치.
(부기 17) 상기 처리 챔버와 상기 기화기 사이의 상기 처리 가스 공급용 배관 주위에, 상기 처리 가스 공급용 배관을 흐르는 카르본산을 응축시키지 않기 위 한 가열 기구를 구비하는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 장치.
(부기 18) 상기 처리 가스 공급용 배관은 상기 기화기의 하류측에, 상기 처리 가스 공급용 배관을 흐르는 유체를 배출하기 위한 드레인을 갖고 있는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 장치.
(부기 19) 상기 처리 가스 공급용 배관은 상기 기화기의 상류측에, 상기 처리 가스 공급용 배관을 흐르는 유체를 배출하기 위한 드레인을 갖고 있는 것을 특징으로 하는 부기 15에 기재된 반도체 장치의 제조 장치.
이상 설명한 바와 같이 본 발명에서는 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 기체 상태의 카르본산에 의해 금속 구리로 환원하는 기상 청정화 처리를 행하도록 하였다. 이에 의해, 전극이나 배선의 표면에 요철이 생기게 하는 일 없이 균일하게 금속 산화물을 환원할 수 있다.
또한, 본 발명의 기상 청정화 처리에서는 환원 반응의 부생성물인 이산화탄소와 물이 모두 기체 상태에서 생성되도록 함으로써, 구리 표면으로의 불순물의 잔류를 회피할 수 있다.
또한, 기상 청정화 처리를 금속 산화물에 대해 자외선을 조사하면서 행함으로써 환원 온도를 저하시킬 수 있고, 금속 표면에 요철이 생겨 버리는 고온 하에 노출되는 등의 상황을 회피할 수 있다. 또한, 기상 청정화 처리에 이용하는 카르본산의 종류를 적절하게 선택함으로써도 환원 온도를 저하시킬 수 있다.

Claims (10)

  1. 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 환원하는 청정화 처리를 행하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 장치가 내부에 배치되는 처리 챔버 내에, 기체 상태의 카르본산을 도입하여 상기 금속 산화물을 금속 구리로 환원하는 동시에 기체 상태의 이산화탄소와 물을 생성하는 기상 청정화 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원은 상기 금속 산화물에 자외선을 조사하면서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 금속은 구리인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 카르본산은 포름산, 초산, 프로피온산 및 브티르산 중 어느 한 종인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 카르본산은 그 조성에 염소 원자 또는 불소 원자를 1 또는 2 이상 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 카르본산은 불활성 가스와 혼합하여 기체 상태에서 상기 금속 산화물에 접촉시키도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원에 계속해서, 환원 후의 표면에 절연물을 피복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 기상 청정화 처리에 있어서의 상기 금속 산화물의 환원에 계속해서, 환원 후의 표면에 도체를 피복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 장치의 전극 혹은 배선을 형성하고 있는 금속에 생성된 금속 산화물을 환원하는 청정화 처리를 행하는 반도체 장치의 제조 장치에 있어서,
    상기 반도체 장치가 적재되는 처리대와, 상기 처리대의 하부에 배치되어 상기 반도체 장치를 가열하는 히터를 갖는 처리 챔버와,
    상기 금속 산화물을 환원하는 카르본산이 저장되는 저장조와,
    상기 처리 챔버와 상기 저장조 사이에 설치된 처리 가스 공급용 배관과,
    상기 처리 가스 공급용 배관의 도중에 설치되어 상기 저장조로부터 상기 처리 챔버로 상기 처리 가스 공급용 배관을 흐르는 카르본산을 기화하는 기화기를 갖는 것을 특징으로 하는 반도체 장치의 제조 장치.
  10. 제9항에 있어서, 상기 처리 챔버에는 금속 산화물에 자외선을 조사하기 위한 자외선 램프가 상기 처리대에 대향 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 장치.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3734447B2 (ja) * 2002-01-18 2006-01-11 富士通株式会社 半導体装置の製造方法および半導体装置の製造装置
US20040121583A1 (en) * 2002-12-19 2004-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming capping barrier layer over copper feature
WO2005106936A1 (ja) * 2004-04-30 2005-11-10 Ebara Corporation 基板の処理装置
KR20070048177A (ko) 2004-06-28 2007-05-08 캠브리지 나노테크 인크. 증착 시스템 및 방법
US20070193602A1 (en) * 2004-07-12 2007-08-23 Savas Stephen E Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing
WO2006073140A1 (en) * 2005-01-06 2006-07-13 Ebara Corporation Substrate processing method and apparatus
JP2006278635A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置の製造方法及びその製造に用いられる成膜装置
JP2006286802A (ja) * 2005-03-31 2006-10-19 Fujitsu Ltd 埋込配線の形成方法
US7368383B2 (en) * 2005-05-24 2008-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Hillock reduction in copper films
JP4747691B2 (ja) * 2005-06-24 2011-08-17 東京エレクトロン株式会社 半導体装置の製造方法
JP4816052B2 (ja) * 2005-12-13 2011-11-16 東京エレクトロン株式会社 半導体製造装置及び半導体装置の製造方法
JP5076482B2 (ja) 2006-01-20 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4579181B2 (ja) * 2006-03-24 2010-11-10 富士通セミコンダクター株式会社 多層配線における配線の還元方法、多層配線の製造方法、並びに、半導体装置の製造方法
JP2008034736A (ja) * 2006-07-31 2008-02-14 Tokyo Electron Ltd 熱処理方法および熱処理装置
JP2008091645A (ja) * 2006-10-02 2008-04-17 Tokyo Electron Ltd 半導体製造装置、半導体装置の製造方法及び記憶媒体
JP5076452B2 (ja) 2006-11-13 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008226924A (ja) * 2007-03-08 2008-09-25 Tokyo Electron Ltd 半導体装置の製造方法および記録媒体
JP5196467B2 (ja) 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP4903099B2 (ja) * 2007-08-09 2012-03-21 東京エレクトロン株式会社 銅の再付着防止方法、半導体装置の製造方法、基板処理装置及び記憶媒体
US8168532B2 (en) 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
JP5101256B2 (ja) * 2007-11-20 2012-12-19 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法、コンピュータ可読記録媒体
US8387674B2 (en) 2007-11-30 2013-03-05 Taiwan Semiconductor Manufacturing Comany, Ltd. Chip on wafer bonder
WO2009107205A1 (ja) 2008-02-27 2009-09-03 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP5343369B2 (ja) * 2008-03-03 2013-11-13 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2009252685A (ja) * 2008-04-10 2009-10-29 Seiko Epson Corp 導電膜の形成方法
JP5507909B2 (ja) * 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
US8444868B2 (en) * 2010-01-28 2013-05-21 International Business Machines Corporation Method for removing copper oxide layer
JP5495044B2 (ja) * 2010-05-10 2014-05-21 日立化成株式会社 緻密な金属銅膜の製造方法及びそれに用いる液状組成物、それから得られる緻密な金属銅膜、導体配線、熱伝導路、接合体
US9224686B1 (en) * 2014-09-10 2015-12-29 International Business Machines Corporation Single damascene interconnect structure
CN109671650A (zh) * 2018-12-04 2019-04-23 芯恩(青岛)集成电路有限公司 一种循环液体式吸头,及其用于去除晶圆中微粒的方法
CN111607801A (zh) * 2019-02-22 2020-09-01 中科院微电子研究所昆山分所 一种铜表面氧化物的处理方法
JP6879482B1 (ja) * 2020-01-09 2021-06-02 株式会社オリジン 酸化物除去済部材の製造方法及び酸化物除去装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312734A (ja) * 1998-02-27 1999-11-09 Internatl Business Mach Corp <Ibm> 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4663059B2 (ja) 2000-03-10 2011-03-30 東京エレクトロン株式会社 処理装置のクリーニング方法
JP2001271192A (ja) 2000-03-27 2001-10-02 Jun Kikuchi 表面処理方法
US6878628B2 (en) * 2000-05-15 2005-04-12 Asm International Nv In situ reduction of copper oxide prior to silicon carbide deposition
JP3373499B2 (ja) 2001-03-09 2003-02-04 富士通株式会社 半導体装置の製造方法及び半導体装置の製造装置
JP3734447B2 (ja) * 2002-01-18 2006-01-11 富士通株式会社 半導体装置の製造方法および半導体装置の製造装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312734A (ja) * 1998-02-27 1999-11-09 Internatl Business Mach Corp <Ibm> 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造

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