JPH0393253A - 集積回路およびその製造方法 - Google Patents
集積回路およびその製造方法Info
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- JPH0393253A JPH0393253A JP2232262A JP23226290A JPH0393253A JP H0393253 A JPH0393253 A JP H0393253A JP 2232262 A JP2232262 A JP 2232262A JP 23226290 A JP23226290 A JP 23226290A JP H0393253 A JPH0393253 A JP H0393253A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76819—Smoothing of the dielectric
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、多層の導電性相互接続部を有する集積回路に
関し、またかかる集積回路を形成する方法に関する。
関し、またかかる集積回路を形成する方法に関する。
（背景技術）
本文に述べる実施例は、多層の導電性相互接続部を有す
る集積回路に関し、この回路は異なるレベルの導電性相
互接続部間に２重の誘電性の中間層を含む。
る集積回路に関し、この回路は異なるレベルの導電性相
互接続部間に２重の誘電性の中間層を含む。
技術は、回路の複雑さを同時に高めながら集積回路内部
の個々の構成要素を小型化することを常に求めている。
の個々の構成要素を小型化することを常に求めている。
このような要求の結果として、集積回路上に配置される
種々の構成要素を位置決めして電気的に相互に接続する
ための斬新な方法が開発されてきた。１つの公知の解決
法は、集積回路の異なるレベルにある２つ以上の導体が
導電性材料により充填されあるいはメッキされたバイア
あるいはスルーホールにより、電気的に相互に接続され
る多層の相互接続部を形成することを含む。この導体は
、他の場所では中間の誘電層により相互に分離されてい
る。
種々の構成要素を位置決めして電気的に相互に接続する
ための斬新な方法が開発されてきた。１つの公知の解決
法は、集積回路の異なるレベルにある２つ以上の導体が
導電性材料により充填されあるいはメッキされたバイア
あるいはスルーホールにより、電気的に相互に接続され
る多層の相互接続部を形成することを含む。この導体は
、他の場所では中間の誘電層により相互に分離されてい
る。
今日、これらの多層の導電性相互接続部は、中間の誘電
材料として、唯一層のプラズマ・エンハンス蒸着窒化シ
リコンを用いて形成される。
材料として、唯一層のプラズマ・エンハンス蒸着窒化シ
リコンを用いて形成される。
この方法は、適切なものであるが、短所を有する。
この方法により、誘電層が第１の導電性ストリップ上に
蒸着され、このストリップは平坦ではなく直立面と頂面
を有する。従って、この誘電層は、この導電性ストリッ
プの側面と頂面間の隅部において湾ＩｌｌＩするように
この第１の導電性ストリップの形状をとることになる。
蒸着され、このストリップは平坦ではなく直立面と頂面
を有する。従って、この誘電層は、この導電性ストリッ
プの側面と頂面間の隅部において湾ＩｌｌＩするように
この第１の導電性ストリップの形状をとることになる。
このため、第２の重なる導体は、誘電層の形状に従うよ
うに誘電層上に蒸着される。しかし、第２の導・体は、
前記隅部の周囲に僅かに接着しており、その結果これら
の点における２つの導体間に高い電気抵抗をもたらすこ
とになり、これは非常に望ましくない。
うに誘電層上に蒸着される。しかし、第２の導・体は、
前記隅部の周囲に僅かに接着しており、その結果これら
の点における２つの導体間に高い電気抵抗をもたらすこ
とになり、これは非常に望ましくない。
この方法と関連する別の短所は、第１および第２の金属
導体間に唯１つの中間誘電層しかないことの結果として
起生ずる。もしこの誘電層が何かの欠点を持つならば、
この欠点は第１および第２の金属導体間に電気的な短絡
を生じるおそれがある。また、これは集積回路において
は非常に望ましくない。
導体間に唯１つの中間誘電層しかないことの結果として
起生ずる。もしこの誘電層が何かの欠点を持つならば、
この欠点は第１および第２の金属導体間に電気的な短絡
を生じるおそれがある。また、これは集積回路において
は非常に望ましくない。
（発明の概要）
本発明は、改善された集積回路のμ供を探求するもので
ある。
ある。
本発明の一特質によれば、多層の導電性相互接続部を含
む集積回路を形成する方法が提供され、本方法は、適当
な基板を提供し、この基板上に第１の導電層を形成し、
第１の誘電層が第１の導電性層の一部を除き全てを覆う
ように第１の導電層上に第１の誘電層を形成し、第１の
誘電層と第２の誘電層からなる２重の誘電層を形成する
ように第１の誘電層上に第２の誘電層を形成し、第２の
導電層が第１の導電層の部分において第１の導電層と接
触するように２重の誘電層上に第２の導電層を形成し、
これにより第１おーよび第２の導電層間に２重の誘電層
を有する多層の導電性相互接続部を形成する。
む集積回路を形成する方法が提供され、本方法は、適当
な基板を提供し、この基板上に第１の導電層を形成し、
第１の誘電層が第１の導電性層の一部を除き全てを覆う
ように第１の導電層上に第１の誘電層を形成し、第１の
誘電層と第２の誘電層からなる２重の誘電層を形成する
ように第１の誘電層上に第２の誘電層を形成し、第２の
導電層が第１の導電層の部分において第１の導電層と接
触するように２重の誘電層上に第２の導電層を形成し、
これにより第１おーよび第２の導電層間に２重の誘電層
を有する多層の導電性相互接続部を形成する。
本発明の第２の特質によれば、多層の導電性相互接続部
を含む集梢徊路が提供され、この回路は、適当な基板と
、第１の導体を形成するようにこの基板上に設けた第１
の導電層と、第１の導電層の頂面の一部を除き全てを覆
うように配置された第１の誘電層と、実質的に平坦な面
を有する２重の誘電層を形成するように第１の誘電層上
に設けた第２の誘電層と、実質的に平坦な面上に設けら
れ前記頂面の前記一部において第１の導ｒｒｉ層と接触
する第２の導電層とを含むものである。
を含む集梢徊路が提供され、この回路は、適当な基板と
、第１の導体を形成するようにこの基板上に設けた第１
の導電層と、第１の導電層の頂面の一部を除き全てを覆
うように配置された第１の誘電層と、実質的に平坦な面
を有する２重の誘電層を形成するように第１の誘電層上
に設けた第２の誘電層と、実質的に平坦な面上に設けら
れ前記頂面の前記一部において第１の導ｒｒｉ層と接触
する第２の導電層とを含むものである。
材料２重の誘電層は、頂部の即ち重なる第２の導体の蒸
着のための実質的に平坦な面を提供することができる。
着のための実質的に平坦な面を提供することができる。
これは、第２の導体の貧弱な段状の被覆と関連する典型
的な短絡を軽減することができる。更に、この２重の誘
電層は、実施において一定した欠陥を持たない２つの中
間層を提供し、これにより中間の誘電層の全体的な欠陥
密度を低下させ、周囲の導体間の電気的短絡の確率を低
下する結果となる。
的な短絡を軽減することができる。更に、この２重の誘
電層は、実施において一定した欠陥を持たない２つの中
間層を提供し、これにより中間の誘電層の全体的な欠陥
密度を低下させ、周囲の導体間の電気的短絡の確率を低
下する結果となる。
本発明の一実施態様を、添付図而に関して例示としての
み以下に述べる。
み以下に述べる。
（実施例）
第１図においては、単一結晶シリコンの適当な基板ｌＯ
上に集積回路が設けられ、基板ＩＯ上に形成された第１
の金属導体１２を含む。この導体１２は、その面２４に
おけるバイアあるいはスルーホールにより、集積回路の
個々のレベルに形成された第２の金属導体２０により接
触される。第１および第２の導体１２、２０はその接触
面２４を除き、第２図に更によく見える中間の２重誘電
層１８により相互に分離される。この２重誘電層１８は
、酸化シリコンまたは窒化シリコンから形成される第１
の誘電層１４と、Ｄｕｐｏｎｔ社から入手可能な記号２
７０３−Ｄとして知られる市販形態の如きポリイミドか
ら形成された第２の誘電層１６からなっている。
上に集積回路が設けられ、基板ＩＯ上に形成された第１
の金属導体１２を含む。この導体１２は、その面２４に
おけるバイアあるいはスルーホールにより、集積回路の
個々のレベルに形成された第２の金属導体２０により接
触される。第１および第２の導体１２、２０はその接触
面２４を除き、第２図に更によく見える中間の２重誘電
層１８により相互に分離される。この２重誘電層１８は
、酸化シリコンまたは窒化シリコンから形成される第１
の誘電層１４と、Ｄｕｐｏｎｔ社から入手可能な記号２
７０３−Ｄとして知られる市販形態の如きポリイミドか
ら形成された第２の誘電層１６からなっている。
２重誘電層１８におけるポリイミド層１６の組合わせは
、中間層の全体的なピンホール欠陥密度を低減し、これ
により周囲の金属導体１２、２０間の電気的短絡の可能
性を著しく低減し、また集積回餡の信頼性を改善する。
、中間層の全体的なピンホール欠陥密度を低減し、これ
により周囲の金属導体１２、２０間の電気的短絡の可能
性を著しく低減し、また集積回餡の信頼性を改善する。
更にまた、２重誘電層１８は、第２の導体層２０が蒸着
される実質的に平坦な面２６を提供し、これにより従来
の単一誘電層上の貧弱な被覆による大きな電気抵抗の問
題を軽減する。
される実質的に平坦な面２６を提供し、これにより従来
の単一誘電層上の貧弱な被覆による大きな電気抵抗の問
題を軽減する。
酸化シリコンまたは窒化シリコンの第３の誘電ＷＪ２２
が、多層の相互接続部全体にわたりブランケット蒸着さ
れてポリイミド層１６上に一次シールを形成し、水の吸
収その他の損傷を防止する。
が、多層の相互接続部全体にわたりブランケット蒸着さ
れてポリイミド層１６上に一次シールを形成し、水の吸
収その他の損傷を防止する。
第１の金属導体１２は、周知の良導体から形成され、本
例においては、略々９８％のアルミニウムと、１％のシ
リコンと、周知の蒸着あるいは印刷技術により基板ｌＯ
」二に添着された１％の銅とを含む金属化合物である。
例においては、略々９８％のアルミニウムと、１％のシ
リコンと、周知の蒸着あるいは印刷技術により基板ｌＯ
」二に添着された１％の銅とを含む金属化合物である。
この導体は、集積回路の意図された用途ならびに多の構
成要素のサイズに従って変化し得るが、約１．５乃至１
．８μの厚さを有する。
成要素のサイズに従って変化し得るが、約１．５乃至１
．８μの厚さを有する。
第１の誘電材料層１４が、酸化シリコンまたは窒化シリ
コンの周知のプラズマ補助化学気相成長により第１の導
体１２上に蒸着されパターン化される。電気的特性の故
に酸化シリコンはある用途において選好されるが、窒化
シリコンはより優れた物理的特性を持つため電気的特性
を必要としない曲の用途において選好される。この第１
の誘電層１４は、約１．１μの厚さを持ち、約０．８乃
至１．２μの範囲内にあることが望ましい。
コンの周知のプラズマ補助化学気相成長により第１の導
体１２上に蒸着されパターン化される。電気的特性の故
に酸化シリコンはある用途において選好されるが、窒化
シリコンはより優れた物理的特性を持つため電気的特性
を必要としない曲の用途において選好される。この第１
の誘電層１４は、約１．１μの厚さを持ち、約０．８乃
至１．２μの範囲内にあることが望ましい。
しかし、この層の厚さは、大きな悪影響を及ぼすことな
くかなり変動し得る。
くかなり変動し得る。
第１の誘電層１４は、多病相互接続部を形成するため後
に形成された第２の導体層２０と接触するよう第１の導
体１２の頂面２４を露出するようにパターン化される。
に形成された第２の導体層２０と接触するよう第１の導
体１２の頂面２４を露出するようにパターン化される。
第１図から明らかなように、第１の誘電層１４の形状は
、第１の導体１２の縁部と出会う場所で段状を呈するよ
うに、第１の導体１２の形状に拠っている。従来技術を
用いて、後に形成される第２の金属導体２０が誘電層１
４の湾曲した−Ｌ面に対して蒸着されるため、このこと
は重大な短所を生じることになる。典型的には、第１の
誘電層１４のこれらの部分における第２の導体２０の金
属の被覆が非常に乏しく、その結果導体の電気抵抗が増
すことになる。
、第１の導体１２の縁部と出会う場所で段状を呈するよ
うに、第１の導体１２の形状に拠っている。従来技術を
用いて、後に形成される第２の金属導体２０が誘電層１
４の湾曲した−Ｌ面に対して蒸着されるため、このこと
は重大な短所を生じることになる。典型的には、第１の
誘電層１４のこれらの部分における第２の導体２０の金
属の被覆が非常に乏しく、その結果導体の電気抵抗が増
すことになる。
このような問題が生じることを阻止するため、第２の誘
電層１６が第１の誘電層１４上に形成されて２重誘電層
１８を形成する。第２の誘電層１６が作られる材料は、
本例においては感光性を有し、光に露呈されるとフォト
レジストと同様に反応し、その結果ポリイミドのパター
ン化が余分なフォトレジスト蒸着ステップを必要としな
い。
電層１６が第１の誘電層１４上に形成されて２重誘電層
１８を形成する。第２の誘電層１６が作られる材料は、
本例においては感光性を有し、光に露呈されるとフォト
レジストと同様に反応し、その結果ポリイミドのパター
ン化が余分なフォトレジスト蒸着ステップを必要としな
い。
第２の′ＪＩ電層１６は、後に形成される第２の導体２
０が蒸着される領域において略々平坦な面２６を形成す
る。この結果、第２の導体層２０の蒸着および被■を改
善することになり、また従来技術の方法と関連する短所
を軽減する。更に、ポリイミド層１Ｇは、誘電層１６の
ピンホールその池の欠陥密度を低減し、これにより回路
の信頼性を著しく向上する。
０が蒸着される領域において略々平坦な面２６を形成す
る。この結果、第２の導体層２０の蒸着および被■を改
善することになり、また従来技術の方法と関連する短所
を軽減する。更に、ポリイミド層１Ｇは、誘電層１６の
ピンホールその池の欠陥密度を低減し、これにより回路
の信頼性を著しく向上する。
第２の誘電層１６は、下記の２つのステップにより形戚
される。第１の誘電層１４の頂面は、略々ｌ５分間酸素
のプラズマに露呈することにより最初に洗浄される。次
いで、周知の手段を用いてポリイミドをウエーハに混ぜ
込む。次にこのウエーハを６０分間９０℃に保持された
ホットプレート上で軽く焙って溶剤を飛ばし、その後５
５℃で４５分間対流加熱する。次いで、ウエーハは、第
１の誘電層１４の段状領域に添着するように写真法でパ
ターン化されて、この領域に略々平坦な而２６を生じる
。これは、ウエーハを９乃至１ １ ｍ Ｗ ／ ｏｓ
２の強さのランプに露呈してポリイミド層を重合させ
ることにより行われる。
される。第１の誘電層１４の頂面は、略々ｌ５分間酸素
のプラズマに露呈することにより最初に洗浄される。次
いで、周知の手段を用いてポリイミドをウエーハに混ぜ
込む。次にこのウエーハを６０分間９０℃に保持された
ホットプレート上で軽く焙って溶剤を飛ばし、その後５
５℃で４５分間対流加熱する。次いで、ウエーハは、第
１の誘電層１４の段状領域に添着するように写真法でパ
ターン化されて、この領域に略々平坦な而２６を生じる
。これは、ウエーハを９乃至１ １ ｍ Ｗ ／ ｏｓ
２の強さのランプに露呈してポリイミド層を重合させ
ることにより行われる。
このウエーハは、次に、１：１の４−プチロラクトン対
キシレンからなる溶液中で約２５秒間濯ぐことにより現
像されて、ポリイミド層の重合されなかった領域を除去
する。この現像プロセスは、ポリイミド層を約２８％だ
け厚さを減少させる。
キシレンからなる溶液中で約２５秒間濯ぐことにより現
像されて、ポリイミド層の重合されなかった領域を除去
する。この現像プロセスは、ポリイミド層を約２８％だ
け厚さを減少させる。
最良の結果を得るため、最初の洗浄から現像のステップ
間の長さは約４時間を越えてはならない。
間の長さは約４時間を越えてはならない。
写真平版段階の後にはポリイミドの硬化段階が続き、こ
れは約３００℃の温度で２０分間にわたる最初の硬化段
階と、これに続く約４４０℃の温度で約２０分間にわた
る第２の段階とから・なる。
れは約３００℃の温度で２０分間にわたる最初の硬化段
階と、これに続く約４４０℃の温度で約２０分間にわた
る第２の段階とから・なる。
ポリイミド層の厚さは、硬化中に更に約４５％収縮する
。
。
硬化の後、浮きかず除去段階が行われて、炉のチューブ
の導管内に再び付着した残留ポリイミドを除去する。こ
の段階は短い酸素放散ステップからなり、このステップ
はポリイミド層の頂面から約１５０ｎｍ（ナノメータ）
以上を除去してはならない。乾燥したポリイミド層の望
ましい厚さは、約ｔ．６乃至１．８μであり、望ましく
は１．７μである。
の導管内に再び付着した残留ポリイミドを除去する。こ
の段階は短い酸素放散ステップからなり、このステップ
はポリイミド層の頂面から約１５０ｎｍ（ナノメータ）
以上を除去してはならない。乾燥したポリイミド層の望
ましい厚さは、約ｔ．６乃至１．８μであり、望ましく
は１．７μである。
第２の導体２０の付着に先立ち、ウエーハは約２００℃
で約３０分間対流焼成されてポリイミド層を乾燥させ、
その表面を第２の導体２０の蒸着の間良好な金属の接着
を生じるように調製する。
で約３０分間対流焼成されてポリイミド層を乾燥させ、
その表面を第２の導体２０の蒸着の間良好な金属の接着
を生じるように調製する。
次に、この第２の導体２０は、ウエーハ全面に第１の金
属導体１２を形成するため用いられる組成でよい適当な
金属をスパッタリングすることにより形成される。この
スパッタリング・サイクルは、表面を清潔にするため最
初のＲＦエッチングと、その後の３５０℃の予熱サイク
ルと、その後に続く、化学蒸着法あるいはスパッタリン
グのための例えばＶａｒｉａｎ ３１９０タイプ装置を
用いて約３００℃の温度における実際の蒸着段階とから
なる。
属導体１２を形成するため用いられる組成でよい適当な
金属をスパッタリングすることにより形成される。この
スパッタリング・サイクルは、表面を清潔にするため最
初のＲＦエッチングと、その後の３５０℃の予熱サイク
ルと、その後に続く、化学蒸着法あるいはスパッタリン
グのための例えばＶａｒｉａｎ ３１９０タイプ装置を
用いて約３００℃の温度における実際の蒸着段階とから
なる。
その後適当なフォトレジストを用いて、第２の導体層２
０をパターン化する。このフォトレジストは、その後、
ポリイミド層１６の一体性を保持しかつ他の層に対する
損傷を防止するため特に選択された化学液により剥離さ
れる。望ましい化学エッチング液は、１−メチル−２−
ピロリジオン、２−”２−ブトキシエトキシ”エタノー
ルおよびモノエタノールアミンからなるＫＴＩ Ｃｈｅ
ｍｉｃａｌ社からＫＴＩ ＤＣ−３剥離剤として市販さ
れている。
０をパターン化する。このフォトレジストは、その後、
ポリイミド層１６の一体性を保持しかつ他の層に対する
損傷を防止するため特に選択された化学液により剥離さ
れる。望ましい化学エッチング液は、１−メチル−２−
ピロリジオン、２−”２−ブトキシエトキシ”エタノー
ルおよびモノエタノールアミンからなるＫＴＩ Ｃｈｅ
ｍｉｃａｌ社からＫＴＩ ＤＣ−３剥離剤として市販さ
れている。
この第２の導体層２０の最終的厚さは、約２．２乃１２
＝９μの範囲内にある。
＝９μの範囲内にある。
この湿式フォトレジスト剥離ステップの後、別の浮きか
す除去段階が行われて、ポリイミド層の頂面の誘電性を
保証する。この．浮きかず除去段階は、先に述べた前の
浮きかず除去ステップと類似する。
す除去段階が行われて、ポリイミド層の頂面の誘電性を
保証する。この．浮きかず除去段階は、先に述べた前の
浮きかず除去ステップと類似する。
最後に、窒化シリコン等のバッシベーション層２２は、
他の層上にブランケット蒸着されて種々の材料を不動態
化し、また露呈された第２の誘電層１６をシールしてこ
れが水を吸収したり池の状態で損傷を受けることを防護
する。
他の層上にブランケット蒸着されて種々の材料を不動態
化し、また露呈された第２の誘電層１６をシールしてこ
れが水を吸収したり池の状態で損傷を受けることを防護
する。
このパッシベーション層２２は、他の層の厚さに応じて
、約１．３乃至１．７μの厚さを持たねばならない。
、約１．３乃至１．７μの厚さを持たねばならない。
２重誘電層１８は、頂部の導体２０の蒸着のための賂々
平坦化された面２６を提供し、これにより良好な被覆な
らびに電気的な一体性を保証するが、更に周囲の金属導
体１２および２０間の電気的な短絡の可能性を実質的に
低減するように、中間の２重誘電層Ｉ８の全体的な欠陥
密度を著しく低下させる。
平坦化された面２６を提供し、これにより良好な被覆な
らびに電気的な一体性を保証するが、更に周囲の金属導
体１２および２０間の電気的な短絡の可能性を実質的に
低減するように、中間の２重誘電層Ｉ８の全体的な欠陥
密度を著しく低下させる。
上記の構造の結果として、第１．の導体層１４は、第２
の導体層１６の段状の被覆要件の理由により厚さにおい
て制限されず、また誘電層の１つにおける欠陥が短絡を
生じる可能性は低い。
の導体層１６の段状の被覆要件の理由により厚さにおい
て制限されず、また誘電層の１つにおける欠陥が短絡を
生じる可能性は低い。
短絡が生じるためには、第１および第２の誘電層におい
て同時に欠陥がなければならないであろう。
て同時に欠陥がなければならないであろう。
第１図は本発明の一実施例による中間の２重誘電層を有
する多層の導電性相互接続部を示す断面図、および第２
図は第１図の中間の２重誘電層を示す拡大図である。 １０・・・基板、１２・・・第１の金属導体層、１４・
・・第１の誘電層、１６・・・第２の誘電層（ポリイミ
ド層）、１８−・・２重誘電層、２０・・・第２の金属
導体層、２２・・・第３の誘電層、２４・・・接触面、
２６・・・略々平坦な面。
する多層の導電性相互接続部を示す断面図、および第２
図は第１図の中間の２重誘電層を示す拡大図である。 １０・・・基板、１２・・・第１の金属導体層、１４・
・・第１の誘電層、１６・・・第２の誘電層（ポリイミ
ド層）、１８−・・２重誘電層、２０・・・第２の金属
導体層、２２・・・第３の誘電層、２４・・・接触面、
２６・・・略々平坦な面。
Claims (1)
- 【特許請求の範囲】 １、多層の導電性相互接続部を含む集積回路を形成する
方法において、適当な基板（１０）を提供し、該基板上
に第１の導体層（１２）を形成し、該第１の導体層上に
第１の誘電層（１４）を形成して、該第１の誘電層が前
記第１の導体層の一部を除く全てを覆うようにし、前記
第１の誘電層上に第２の誘電層（１６）を形成して、第
１の誘電層と第２の誘電層とを含む２重の誘電層を形成
し、かつ該２重誘電層上に第２の導体層（２０）を形成
して、該第２の導体層が前記第１の導体層の前記一部に
おいて該第１の導体層と接触するようにし、これにより
前記第１および第２の導体層間に２重の誘電層を有する
集積回路の製造方法。 ２、前記第１および第２の導体層、および第１および第
２の誘電層上に第３の誘電層（２２）を蒸着して第２の
誘電層を実質的に包絡するようにする請求項１記載の方
法。 ３、前記基板がシリコンであり、前記第１および第２の
導体層が１つの金属であり、前記第１の誘電層が酸化シ
リコンまたは窒化シリコン であり、前記第２の誘電層がポリイミドの 誘電材料から作られる請求項１または２に記載の方法。 ４、多層の導電性相互接続部を含む集積回路において、
適当な基板（１０）と、該基板上に設けられて第１の導
体を形成する第１の導体層（１２）と、該第１の導体層
の頂面の部分を除いて全てを覆うように配置された第１
の誘電層（１４）と、該第１の誘電層上に設けられて実
質的に平坦な面（２６）を有する２重の誘電層（１８）
を形成する第２の誘電層（１６）と、該実質的に平坦な
面上に設けられて前記頂面の前記一部において前記第１
の導体層と接触する第２の導体層（２０）とを設けてな
る集積回路。 ５、前記第２の金属導体を実質的に包絡するように、前
記第１および第２の導体層と、 前記第１および第２の誘電層上に設けられた第３の誘電
層（２２）を含む請求項４記載の集積回路。 ６、前記基板がシリコンであり、前記第１および第２の
導体層が金属であり、前記第１の誘電層が酸化シリコン
または窒化シリコンであり、かつ前記第２の誘電層がポ
リイミド誘電材 から作られる請求項４または５に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/401,311 US5070037A (en) | 1989-08-31 | 1989-08-31 | Integrated circuit interconnect having dual dielectric intermediate layer |
| US401311 | 1995-03-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393253A true JPH0393253A (ja) | 1991-04-18 |
Family
ID=23587216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232262A Pending JPH0393253A (ja) | 1989-08-31 | 1990-08-31 | 集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5070037A (ja) |
| EP (1) | EP0420405A3 (ja) |
| JP (1) | JPH0393253A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5506173A (en) * | 1991-10-07 | 1996-04-09 | Nec Corporation | Process of fabricating a dielectric film for a semiconductor device |
| US5371047A (en) * | 1992-10-30 | 1994-12-06 | International Business Machines Corporation | Chip interconnection having a breathable etch stop layer |
| US6054769A (en) * | 1997-01-17 | 2000-04-25 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits having an adhesion and protective overlayer for low dielectric materials |
| US5818111A (en) * | 1997-03-21 | 1998-10-06 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits using a stack of low dielectric materials |
| JP2002198370A (ja) * | 2000-12-26 | 2002-07-12 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| TWI306298B (en) * | 2006-07-17 | 2009-02-11 | Chipmos Technologies Inc | Chip structure |
| US11127674B2 (en) * | 2019-10-16 | 2021-09-21 | Globalfoundries U.S. Inc. | Back end of the line metal structure and method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360586A (en) * | 1976-11-11 | 1978-05-31 | Fujitsu Ltd | Semiconductor device |
| JPS561547A (en) * | 1979-06-19 | 1981-01-09 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5768050A (en) * | 1980-10-15 | 1982-04-26 | Hitachi Ltd | Multilayer wire structure and manufacture thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199384A (en) * | 1979-01-29 | 1980-04-22 | Rca Corporation | Method of making a planar semiconductor on insulating substrate device utilizing the deposition of a dual dielectric layer between device islands |
| JPS5932153A (ja) * | 1982-08-18 | 1984-02-21 | Nec Corp | 半導体装置の製造方法 |
| JPS59232424A (ja) * | 1983-06-15 | 1984-12-27 | Hitachi Ltd | 半導体装置とその製造法 |
| US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
| JPS61112349A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61287150A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
| FR2588417B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| US4723197A (en) * | 1985-12-16 | 1988-02-02 | National Semiconductor Corporation | Bonding pad interconnection structure |
| JPS6399550A (ja) * | 1986-10-16 | 1988-04-30 | Nec Corp | 半導体装置の製造方法 |
| JPH077801B2 (ja) * | 1987-10-13 | 1995-01-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH01109750A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 多層配線半導体装置 |
| JPH01135044A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-08-31 US US07/401,311 patent/US5070037A/en not_active Expired - Lifetime
-
1990
- 1990-08-10 EP EP19900308861 patent/EP0420405A3/en not_active Withdrawn
- 1990-08-31 JP JP2232262A patent/JPH0393253A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360586A (en) * | 1976-11-11 | 1978-05-31 | Fujitsu Ltd | Semiconductor device |
| JPS561547A (en) * | 1979-06-19 | 1981-01-09 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS5768050A (en) * | 1980-10-15 | 1982-04-26 | Hitachi Ltd | Multilayer wire structure and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0420405A3 (en) | 1992-06-24 |
| EP0420405A2 (en) | 1991-04-03 |
| US5070037A (en) | 1991-12-03 |
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