JPS6259919B2 - - Google Patents
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- JPS6259919B2 JPS6259919B2 JP16933481A JP16933481A JPS6259919B2 JP S6259919 B2 JPS6259919 B2 JP S6259919B2 JP 16933481 A JP16933481 A JP 16933481A JP 16933481 A JP16933481 A JP 16933481A JP S6259919 B2 JPS6259919 B2 JP S6259919B2
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Landscapes
- Manufacturing Of Electric Cables (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Description
【発明の詳細な説明】
本発明は基板上に形成された薄膜のパターン形
成法に関し、特に薄膜を用いた集積回路装置等に
於ける積層配線回路あるいは電極配線等をパター
ン成形する技術に関するものである。
成法に関し、特に薄膜を用いた集積回路装置等に
於ける積層配線回路あるいは電極配線等をパター
ン成形する技術に関するものである。
最近の電極構造等に於ける集積回路化は目覚し
く、これに伴なつてSiO2又はSi3N4等の絶縁膜を
利用して配線パターンを多層に形成した積層配線
電極の必要性が増大しており、更に絶縁膜のパタ
ーン化の精度及び絶縁膜の絶縁特性の向上等も同
時に要求されるようになつた。従来の積層配線電
極の構造は、絶縁膜にスルホールを穿設し、この
スルホールを介して絶縁膜の上下の電極層をスル
ホールコンタクトすることにより電気的導通を得
る構成が採用されている。絶縁膜にスルホールコ
ンタクトを形成する場合、絶縁膜に直接レジスト
を塗布し、フアトエツチングでレジストにスルホ
ール用孔を穿設した後CF4ガス等でドライエツチ
ングし、その上に透明導電膜を層設することによ
り下層の電極層とスルホールを介して接続する方
法が行なわれていた。この方法では積層配線の密
度が高くなると解像度の向上が必要となり、フオ
トレジストを薄くする必要が生じる。しかしなが
らドライエツチング工程に於いてはレジストを薄
くすると耐圧が低下し良好なパターン形成を行な
うことが困難となる。例えばレジスト厚が２μｍ
で絶縁膜のドライエツチングを10分間行なつた場
合、ドライエツチング工程でレジスト自身がエツ
チングされるため絶縁膜中にピンホール等の欠陥
が現出し絶縁耐圧が阻害される。
く、これに伴なつてSiO2又はSi3N4等の絶縁膜を
利用して配線パターンを多層に形成した積層配線
電極の必要性が増大しており、更に絶縁膜のパタ
ーン化の精度及び絶縁膜の絶縁特性の向上等も同
時に要求されるようになつた。従来の積層配線電
極の構造は、絶縁膜にスルホールを穿設し、この
スルホールを介して絶縁膜の上下の電極層をスル
ホールコンタクトすることにより電気的導通を得
る構成が採用されている。絶縁膜にスルホールコ
ンタクトを形成する場合、絶縁膜に直接レジスト
を塗布し、フアトエツチングでレジストにスルホ
ール用孔を穿設した後CF4ガス等でドライエツチ
ングし、その上に透明導電膜を層設することによ
り下層の電極層とスルホールを介して接続する方
法が行なわれていた。この方法では積層配線の密
度が高くなると解像度の向上が必要となり、フオ
トレジストを薄くする必要が生じる。しかしなが
らドライエツチング工程に於いてはレジストを薄
くすると耐圧が低下し良好なパターン形成を行な
うことが困難となる。例えばレジスト厚が２μｍ
で絶縁膜のドライエツチングを10分間行なつた場
合、ドライエツチング工程でレジスト自身がエツ
チングされるため絶縁膜中にピンホール等の欠陥
が現出し絶縁耐圧が阻害される。
本発明は上記現状に鑑み、技術的手段を駆使す
ることにより積層配線構造の配線パターン間を相
互に離間させる絶縁膜のピンホールを抑えかつ歩
留り向上を達成した新規有用なパターン形成法を
提供することを目的とするものである。
ることにより積層配線構造の配線パターン間を相
互に離間させる絶縁膜のピンホールを抑えかつ歩
留り向上を達成した新規有用なパターン形成法を
提供することを目的とするものである。
以下本発明を実施例に従つて図面を参照しなが
ら詳説する。以下の実施例に於いては、SiO2、
Si3N4等の絶縁膜を介設してIn2O3を主として成る
透明電極とこの透明電極とスルホールコンタクト
を得る電極を三層に積層したサンドイツチ構造の
パターン化について説明する。
ら詳説する。以下の実施例に於いては、SiO2、
Si3N4等の絶縁膜を介設してIn2O3を主として成る
透明電極とこの透明電極とスルホールコンタクト
を得る電極を三層に積層したサンドイツチ構造の
パターン化について説明する。
第１図Ａは本発明の１実施例を示すパターン形
成法の工程説明図である。
成法の工程説明図である。
工程(A)：ガラス基板１上にIn2O3を主とする下部
透明導電膜２を1000Åの厚さで電子ビーム蒸着
し、次にフオトリソグラフイー法により下部透
明導電膜２をパターン成形する。これを第１図
Ａに示す。
透明導電膜２を1000Åの厚さで電子ビーム蒸着
し、次にフオトリソグラフイー法により下部透
明導電膜２をパターン成形する。これを第１図
Ａに示す。
工程(B)：上記基板をセミコクリーン（フルウチ化
学社製）で超音波洗浄した後PYROX
（UNICORP社製）のCVD装置（化学的低温気
相成長装置）内で基板温度450℃、成長時間９
分間に条件設定し、SiO2膜を絶縁膜３として
基板全面に6500Åの厚さで成長させ、次にその
絶縁膜３上全面に300Åの厚さでIn2O3を主とす
る上部透明導電膜４を電子ビーム蒸着する。こ
れを第１図Ｂに示す。
学社製）で超音波洗浄した後PYROX
（UNICORP社製）のCVD装置（化学的低温気
相成長装置）内で基板温度450℃、成長時間９
分間に条件設定し、SiO2膜を絶縁膜３として
基板全面に6500Åの厚さで成長させ、次にその
絶縁膜３上全面に300Åの厚さでIn2O3を主とす
る上部透明導電膜４を電子ビーム蒸着する。こ
れを第１図Ｂに示す。
工程(C)：上記基板の上全面に、１μｍの厚さでレ
ジスト５としてAZ−119A（SHIPLEY社製）
をスピンナ−コートし、更に径20μｍのスルホ
ール用孔６をフオトエツチングする。これを第
１図Ｃに示す。
ジスト５としてAZ−119A（SHIPLEY社製）
をスピンナ−コートし、更に径20μｍのスルホ
ール用孔６をフオトエツチングする。これを第
１図Ｃに示す。
工程(D)：上記基板を40℃のHCl−FeCl3エツチン
グ液で30秒間エツチング処理し、レジスト５の
スルホール用孔６に対応する上部透明導電膜４
にスルホールを穿設する。これを第１図Ｄに示
す。尚、湿式エツチングを利用した場合にはエ
ツチング時間が短時間であればエツチングのレ
ジストＳが薄くてもピンホール等の欠陥防止に
充分対処することができる。
グ液で30秒間エツチング処理し、レジスト５の
スルホール用孔６に対応する上部透明導電膜４
にスルホールを穿設する。これを第１図Ｄに示
す。尚、湿式エツチングを利用した場合にはエ
ツチング時間が短時間であればエツチングのレ
ジストＳが薄くてもピンホール等の欠陥防止に
充分対処することができる。
工程(E)：上記基板のスルホール部の絶縁膜３を
CF4ガスでドライエツチングする。エツチング
条件は到達真空度５×10-4torr、作業圧
0.05torr、出力400W、エツチング時間10分間
に設定する。尚、この際にレジスト５を剥離し
ておいてからドライエツチングを行なつても良
い。In2O3の透明導電膜はCF4ガスのドライエ
ツチングではエツチングされないため絶縁膜３
のエツチング保護膜として用いることができ
る。この工程を第１図Ｅに示す。
CF4ガスでドライエツチングする。エツチング
条件は到達真空度５×10-4torr、作業圧
0.05torr、出力400W、エツチング時間10分間
に設定する。尚、この際にレジスト５を剥離し
ておいてからドライエツチングを行なつても良
い。In2O3の透明導電膜はCF4ガスのドライエ
ツチングではエツチングされないため絶縁膜３
のエツチング保護膜として用いることができ
る。この工程を第１図Ｅに示す。
レジスト５を除去した後に得られる積層配線構
造を第１図Ｆに示す。絶縁膜３に形成されたスル
ホールを介して上部透明導電膜４と下部透明導電
膜を電気的に接続することにより多層の導体パタ
ーン相互間が導通され積層構造の電極基板が得ら
れる。
造を第１図Ｆに示す。絶縁膜３に形成されたスル
ホールを介して上部透明導電膜４と下部透明導電
膜を電気的に接続することにより多層の導体パタ
ーン相互間が導通され積層構造の電極基板が得ら
れる。
上記方法により、レジスト膜５を薄くした場合
でもリソグラフイの解像度を上げることが可能と
なる。即ち、上記実施例では、300Åの厚さの
In2O3を主として成る上部透明導電膜４を絶縁膜
３の上に積層し１μｍの厚さのフオトレジスト５
を使用したため、フオトレジストの解像度が非常
に良くなり、また上部透明導電膜４も薄く層設し
ているためエツチング時間が少なくて済み、高解
像度のIn2O3膜パターンが得られ、そのIn2O3膜パ
ターンを保護膜として絶縁膜をプラズマドライエ
ツチングすることができるため高解像度のパター
ンに絶縁層をエツチングできることとなる。第２
図Ａ乃至Ｊは本発明の他の実施例を示すパターン
形成法の工程説明図である。
でもリソグラフイの解像度を上げることが可能と
なる。即ち、上記実施例では、300Åの厚さの
In2O3を主として成る上部透明導電膜４を絶縁膜
３の上に積層し１μｍの厚さのフオトレジスト５
を使用したため、フオトレジストの解像度が非常
に良くなり、また上部透明導電膜４も薄く層設し
ているためエツチング時間が少なくて済み、高解
像度のIn2O3膜パターンが得られ、そのIn2O3膜パ
ターンを保護膜として絶縁膜をプラズマドライエ
ツチングすることができるため高解像度のパター
ンに絶縁層をエツチングできることとなる。第２
図Ａ乃至Ｊは本発明の他の実施例を示すパターン
形成法の工程説明図である。
第１図の実施例に於いて、工程(C)の段階で何ら
かの原因で、フオトレジスト５のスルホールパタ
ーン以外にピンホールP1が発生した場合には
In2O3の上部透明導電膜４にもピンホールが形成
されることになる。しかし、次の絶縁膜３のドラ
イエツチング工程を行なう前に上記レジスト５を
塗り換え、前記と同じスルホールパターンをレジ
スト５にフオトエツチングするようにすれば、そ
の際仮に新たなピンホールP2が発生した場合で
も、ピンホールP1とピンホールP2が偶然合致すれ
ばそのピンホール部の絶縁膜はドライエツチされ
リークの原因となるが、レジスト５を塗り換えて
いることにより、それぞれのピンホールP1，P2が
同一位置合致する確率は零に近く、従つてピンホ
ールが絶縁膜３に影響を与えることは実際上ほと
んど問題とならなくなる。
かの原因で、フオトレジスト５のスルホールパタ
ーン以外にピンホールP1が発生した場合には
In2O3の上部透明導電膜４にもピンホールが形成
されることになる。しかし、次の絶縁膜３のドラ
イエツチング工程を行なう前に上記レジスト５を
塗り換え、前記と同じスルホールパターンをレジ
スト５にフオトエツチングするようにすれば、そ
の際仮に新たなピンホールP2が発生した場合で
も、ピンホールP1とピンホールP2が偶然合致すれ
ばそのピンホール部の絶縁膜はドライエツチされ
リークの原因となるが、レジスト５を塗り換えて
いることにより、それぞれのピンホールP1，P2が
同一位置合致する確率は零に近く、従つてピンホ
ールが絶縁膜３に影響を与えることは実際上ほと
んど問題とならなくなる。
以下第２図に基いて説明する。
工程(A)：第１図の工程(A)と同様にガラス基板１上
に下部透明導電膜２を形成する。これを第２図
Ａに示す。
に下部透明導電膜２を形成する。これを第２図
Ａに示す。
工程(B)：第１図の工程(B)と同様に下部透明導電膜
２上に絶縁膜３及び上部透明導電膜４を形成す
る。これを第２図Ｂに示す。
２上に絶縁膜３及び上部透明導電膜４を形成す
る。これを第２図Ｂに示す。
工程(C)：第１図の工程(C)と同様に上部透明導電膜
４上にレジスト５をコートし、スルホール用孔
６を穿設する。尚この際ピンホールP1が発生し
たものとする。これを第２図Ｃに示す。
４上にレジスト５をコートし、スルホール用孔
６を穿設する。尚この際ピンホールP1が発生し
たものとする。これを第２図Ｃに示す。
工程(D)：上部透明導電膜４の温式エツチング（第
１図の工程(D)と同様）でスルホールが穿設され
るが同時にピンホールP1部のIn2O3もエツチン
グ時間が長ければエツチングされる。これを第
２図Ｄに示す。
１図の工程(D)と同様）でスルホールが穿設され
るが同時にピンホールP1部のIn2O3もエツチン
グ時間が長ければエツチングされる。これを第
２図Ｄに示す。
工程(E)：上記基板のレジスト５をアセトン等で剥
離する。これを第２図Ｅに示す。
離する。これを第２図Ｅに示す。
工程(F)：上記基板の上全面に１μｍの厚さで再度
レジスト５としてAZ−119A（SHIPLEY社
製）をスピンナーコートし、パターン化された
上部透明導電膜４上に同一パターンをフオトエ
ツチングする。この工程でレジスト５にピンホ
ールP2が発生したものとする。これを第２図Ｆ
に示す。
レジスト５としてAZ−119A（SHIPLEY社
製）をスピンナーコートし、パターン化された
上部透明導電膜４上に同一パターンをフオトエ
ツチングする。この工程でレジスト５にピンホ
ールP2が発生したものとする。これを第２図Ｆ
に示す。
工程(G)：上記基板のスルホール部の絶縁膜３を
CF4ガスでドライエツチングする。この際前述
した如く上部透明導電膜４はCCF4ガスではエ
ツチングされないため、ピンホールP2の部分の
絶縁膜３はエツチングされずに残存する。これ
を第２図Ｇに示す。
CF4ガスでドライエツチングする。この際前述
した如く上部透明導電膜４はCCF4ガスではエ
ツチングされないため、ピンホールP2の部分の
絶縁膜３はエツチングされずに残存する。これ
を第２図Ｇに示す。
工程(H)：上記基板層をアセトンで超音波洗浄し、
レジストを剥離するとともにこのアセトンで基
板洗浄も行なう。これを第２図Ｈに示す。
レジストを剥離するとともにこのアセトンで基
板洗浄も行なう。これを第２図Ｈに示す。
工程(I)：上記基板上にIn2O3を300Åの厚さで全面
に電子ビーム蒸着を行ない、スルホール部で上
部透明導電膜４と下部透明導電膜２の電気的導
通を得る。これを第２図Ｉに示す。
に電子ビーム蒸着を行ない、スルホール部で上
部透明導電膜４と下部透明導電膜２の電気的導
通を得る。これを第２図Ｉに示す。
工程(J)：上部透明導電膜４にフオトレジストをコ
ートし、電極パターンにフオトエツチングを行
ない、上部透明導電膜４をHCl−FeCl3液でエ
ツチングしてパターン成形する。これを第２図
Ｊに示す。
ートし、電極パターンにフオトエツチングを行
ない、上部透明導電膜４をHCl−FeCl3液でエ
ツチングしてパターン成形する。これを第２図
Ｊに示す。
以上により、ピンホールP1の発生の無い
SiO2、Si3N4等の絶縁膜のリソグラフイが可能と
なつた。上記実施例では、上部透明導電膜の温式
エツチングにおけるフオトレジスト膜と絶縁膜の
プラズマドライエツチングでのフオトレジスト膜
は塗り換えを行なつているため実用上両者間に存
在するピンホールＰ合致はなく、プラズマドライ
エツチング時に絶縁膜にピンホールが生ずること
はなくなつた。
SiO2、Si3N4等の絶縁膜のリソグラフイが可能と
なつた。上記実施例では、上部透明導電膜の温式
エツチングにおけるフオトレジスト膜と絶縁膜の
プラズマドライエツチングでのフオトレジスト膜
は塗り換えを行なつているため実用上両者間に存
在するピンホールＰ合致はなく、プラズマドライ
エツチング時に絶縁膜にピンホールが生ずること
はなくなつた。
以上の製造法により、欠陥の無い良質の積層配
線構造を得ることができる。
線構造を得ることができる。
第１図及び第２図はそれぞれ本発明の１実施例
を示すパターン形成法の工程説明図である。 １……ガラス基板、２……下部透明導電膜、３
……絶縁膜、４……上部透明導電膜、５……レジ
スト、６……スルホール用孔。
を示すパターン形成法の工程説明図である。 １……ガラス基板、２……下部透明導電膜、３
……絶縁膜、４……上部透明導電膜、５……レジ
スト、６……スルホール用孔。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成された下部導体層と上部透明導
電膜を絶縁層の介挿により離間せしめて成る積層
構造部のパターン形成法に於いて、前記透明導電
膜を温式エツチングでパターン化する工程と、前
記絶縁層をドライエツチングする工程とを具備し
て成り、前記絶縁層のスルホールパターンを介し
て前記導体層と前記透明導電膜間の電気的導通を
得ることを特徴とするパターン形成法。 ２ 透明導電膜をドライエツチングのマスク層と
して用いた特許請求の範囲第１項記載のパターン
形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16933481A JPS5870594A (ja) | 1981-10-21 | 1981-10-21 | パタ−ン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16933481A JPS5870594A (ja) | 1981-10-21 | 1981-10-21 | パタ−ン形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870594A JPS5870594A (ja) | 1983-04-27 |
| JPS6259919B2 true JPS6259919B2 (ja) | 1987-12-14 |
Family
ID=15884620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16933481A Granted JPS5870594A (ja) | 1981-10-21 | 1981-10-21 | パタ−ン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145652U (ja) * | 1988-03-17 | 1989-10-06 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779188B2 (ja) * | 1990-05-31 | 1995-08-23 | カシオ計算機株式会社 | 両面配線基板の製造方法 |
| JP4998919B2 (ja) * | 2007-06-14 | 2012-08-15 | ソニーモバイルディスプレイ株式会社 | 静電容量型入力装置 |
-
1981
- 1981-10-21 JP JP16933481A patent/JPS5870594A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145652U (ja) * | 1988-03-17 | 1989-10-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870594A (ja) | 1983-04-27 |
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