KR20030096728A - 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법 - Google Patents
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Abstract
본 발명은 듀얼다마신공정이 가능한 MIM 캐패시터 및 그의 제조방법에 관한 것이다.
본 발명의 MIM 캐패시터의 제조방법은 구리배선을 구비한 반도체 기판상에 하부 절연막, 캐패시터전극물질, 하드마스크물질을 순차 형성하는 단계와; 상기 하드마스크물질상에 감광막을 형성하는 단계와; 상기 감광막을 이용하여 구리배선상부의 하드마스크물질을 식각하여 하드마스크를 형성하는 단계와; 상기 하드마스크를 이용하여 캐패시터전극물질을 식각하여 캐패시터전극을 형성하는 단계와; 기판전면에 상부 절연막을 형성하는 단계를 포함한다.
상기 상, 하부 절연막과 하드마스크는 질화막으로 이루어지고, 상기 구리배선상부의 질화막과 캐패시터전극상부의 질화막의 두께차가 0 내지 200Å가 되도록, 상기 하드마스크와 캐패시터전극의 식각선택비가 5:1 내지 10:1인 조건에서 캐패시터전극물질이 식각된다.
본 발명은 하드마스크를 이용하여 캐패시터전극을 형성하여 줌으로써 폴리머발생을 방지하여 캐패시터전극 표면의 식각손상을 방지하고, 캐패시터전극의 특성변화를 방지할 수 있으며, 듀얼다마신공정에 적용가능하다.
Description
본 발명은 로직 아날로그 반도체소자에 관한 것으로서, 보다 구체적으로는듀얼다마신공정에 적합한 MIM 캐패시터 및 그의 제조방법에 관한 것이다.
일반적으로, 로직 아날로그 소자에 사용되는 MIM(Metal-Insulator-Metal) 캐패시터는 Al 또는 Cu 와 같은 배선금속을 캐패시터전극으로 형성하는 것과 TaN과 같은 배리어 메탈을 캐패시터 전극으로 형성하는 것이 있다. 이들 MIM 캐패시터중 상기 배리어금속을 캐패시터전극으로 사용하는 MIM 캐패시터가 공정이 단순하고 전극물질의 특성변화가 없어 널리 이용되고 있다.
도 1a 내지 1d는 종래의 MIM 캐패시터를 구비한 반도체 장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a를 참조하면, 통상적인 다마신공정에 의해 형성된 구리배선(110)을 구비한 반도체 기판(100)상에 하부 질화막(120)을 700Å의 두께로 형성하고, 하부 질화막(120)상에 캐패시터전극용 배리어 금속막, 예를 들어 TaN막(130)을 700Å의 두께로 형성한다. 상기 TaN막(130)상에 감광막(190)을 8000Å의 두께로 도포한 다음 캐패시터전극이 형성될 부분에만 남도록 패터닝한다.
도 1b를 참조하면, 상기 감광막(190)을 마스크로 하여 TaN막(130)의 노출된 부분을 식각하여 캐패시터전극(135)을 형성한다. 도 1c를 참조하면, 기판전면에 상부질화막(140)을 350Å의 두께로 증착한다.
도 1d를 참조하면, 상기 구리배선(110)과 캐패시터전극(135)이 노출되도록 상기 층간 절연막(150)과 상, 하부 질화막(140, 120)을 식각하여 금속배선을 위한 비어홀(161), (165)을 각각 형성한다. 이후, 도면상에는 도시되지 않았지만, 통상적인 다마신공정을 수행하여 상기 비어홀(161), (165)에 금속배선을 형성한다.
상기한 바와같은 종래의 MIM 캐패시터를 구비한 반도체 장치의 제조방법은 다음과 같은 문제점이 있었다. 첫째, 감광막(190)을 마스크로 하여 TaN막(130)을 식각하여 캐패시터 전극(135)을 형성할 때, 상기 감광막(190)이 8000Å이상의 두꺼운 두께를 갖기 때문에, 다량의 메탈 폴리머를 발생한다. 상기 메탈 폴리머는 캐패시터전극 형성후 진행되는 HF세정시에도 완전히 제거되지 않아 후속의 패턴제작에 어려움을 초래하였다. 그러므로, 상기 메탈 폴리머를 완전이 제거하기 위해서는 건식방식의 폴리머 제거공정이 수행되어야 하는데, 건식식각공정에 의해 캐패시터전극(135)인 TaN막의 표면에 식각손상이 발생하는 문제점이 있었다.
둘째, 폴리머제거에 따라 표면이 식각손상된 캐패시터전극(135)상에 상부 질화막(140)이 증착되기 때문에 층간 절연막(150) 형성시 상부 질화막(140) 또는 층간 절연막이 리프팅되는 문제점이 있었다.
셋째, 구리배선(110)상에는 상, 하부 질화막(120), (140)이 존재하고, 캐패시터전극(135)상에는 상부 질화막(140)만 존재하여 구리배선(110)과 캐패시터전극(135)의 질화막은 서로 다른 두께로 형성된다. 그러므로, 비어홀 형성공정시 질화막의 식각량이 많으면 캐패시터전극의 표면이 식각 손상될 뿐만 아니라 폴리머가 발생하여 캐패시터의 전기적 특성이 변화되는 문제점이 있으며, 질화막의 식각량이 적으면 구리배선(110)이 오픈되지 않는 오픈불량이 발생하는 문제점이 있었다. 게다가, 구리배선(110)과 캐패시터전극(135)간의 질화막 두께차에 의해 듀얼다마신공정을 적용하기 힘든 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 하드마스크를 이용하여 캐패시터전극용 배리어 금속막을 식각하여 줌으로써, 다량의 폴리머발생을 방지하고 캐패시터전극의 표면식각손상을 방지할 수 있는 MIM 캐패시터 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 캐패시터전극상부에 형성되는 막질의 리프팅을 방지할 수 있는 MIM 캐패시터 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 구리배선 및 캐패시터전극에 비어홀 형성시 구리배선의 오픈불량 및 캐패시터전극의 특성변화를 방지할 수 있는 MIM 캐패시터 및 그의 제조방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래의 MIM 캐패시터를 구비한 반도체 장치의 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 장치의 제조방법을 설명하기 위한 공정단면도,
도 3a 및 도 3b는 종래와 본 발명의 MIM 캐패시터의 단위용량분포 및 누설전류특성을 각각 나타낸 도면,
*도면의 주요부분에 대한 부호의 설명*
200 : 반도체 기판 210 : 구리배선
220, 250 : 질화막 230 : TaN 막
235 : 캐패시터전극 240 : 하드마스크
260 : 층간 절연막 271, 275 : 비어홀
이와 같은 목적을 달성하기 위한 본 발명은 구리배선을 구비한 반도체 기판과; 상기 반도체 기판상에 형성된 하부 절연막과; 상기 하부 절연막상에 형성된 캐패시터전극과; 상기 캐패시터전극상에 형성된 하드마스크와; 기판전면에 형성된 상부 절연막을 구비하는 MIM 캐패시터를 제공하는 것을 특징으로 한다.
또한, 본 발명은 구리배선을 구비한 반도체 기판상에 하부 절연막, 캐패시터전극물질, 하드마스크물질을 순차 형성하는 단계와; 상기 하드마스크물질상에 감광막을 형성하는 단계와; 상기 감광막을 이용하여 구리배선상부의 하드마스크물질을 식각하여 하드마스크를 형성하는 단계와; 상기 하드마스크를 이용하여 캐패시터전극물질을 식각하여 캐패시터전극을 형성하는 단계와; 기판전면에 상부 절연막을 형성하는 단계로 이루어지는 MIM 캐패시터의 제조방법의 제조방법을 제공한다.
상기 상, 하부 절연막과 하드마스크는 질화막으로 이루어지고, 상기 구리배선상부의 질화막과 캐패시터전극상부의 질화막의 두께차가 0 내지 200Å가 되도록, 상기 하드마스크와 캐패시터전극의 식각선택비가 5:1 내지 10:1인 조건에서 캐패시터전극물질이 식각된다.
또한, 본 발명은 구리배선을 구비한 반도체 기판상에 하부 절연막과 캐패시터전극물질을 형성하는 단계와; 상기 캐패시터전극물질상에 상기 하드마스크를 형성하는 단계와; 상기 하드마스크를 이용하여 캐패시터전극물질을 식각하여 캐패시터전극을 형성하는 단계와; 기판전면에 상부 절연막을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막과 상, 하부 절연막을 식각하여 구리배선과 캐패시터전극을 노출시키는 비어홀을 형성하는 단계로 이루어지는 MIM 캐패시터를 구비한 반도체장치의 제조방법을 제공하는 것을 특징으로 한다.
상기 비어홀 형성후 듀얼다마신공정을 수행하여 구리배선 및 캐패시터전극용 금속배선을 형성하는 단계를 더 포함한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 2a 내지 2e는 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 통상적인 다마신공정에 의해 구리배선(210)이 형성된 반도체 기판(200)상에 에치스톱퍼용 절연막으로 하부 질화막(220)을 850Å의 두께로 증착하고, 상기 하부 질화막(220)상에 캐패시터전극용 배리어 금속막, 예를 들어TaN막(230)을 700Å의 두께로 형성한다.
이어서, 상기 TaN막(230)상에 하드마스크용 질화막(240)을 1000Å의 두께로 증착하고, 상기 질화막(240)상에 8000Å이상의 두꺼운 두께를 갖는 감광막(290)을 도포한 다음 캐패시터전극이 형성될 부분에만 남도록 패터닝한다.
도 2b를 참조하면, 상기 감광막(290)을 마스크로 하여 질화막(240)의 노출된 부분을 식각하여 하드마스크(240)를 형성하고, 상기 감광막(290)을 제거한다. 도 2c를 참조하면, 상기 하드마스크(240)를 이용하여 그 하부의 TaN막(230)의 식각하여 캐패시터전극(235)을 형성한다.
이때, TaN막(230)과 하드마스크용 질화막(240)의 선택비가 5:1 내지 10:1 인 조건에서 상기 TaN막(230)의 식각하여 준다. 그러므로, TaN막(230)을 식각하여 캐패시터전극(235)을 형성할 때 하드마스크용 질화막(240)도 식각되어 캐패시터전극(235)상부에 존재하는 질화막(240)의 두께가 구리배선(210)상부의 하부 질화막(220)의 두께와 유사하게 되도록 한다.
본 발명의 실시예에서는 상기 구리배선(210)상부의 질화막과 캐패시터전극(235)상부의 질화막의 두께차가 0 내지 200Å가 되도록 식각한다. 예를 들어, 오버에칭을 감안하여 1000Å의 TaN막(230)을 타겟으로 식각하는 경우에는, 하드마스크(240)의 두께는 800Å정도가 되고, 하부 질화막(220)의 두께는 700Å정도가 된다.
또한, 본 발명의 실시예에서는 TaN막(230)이 노출되지 않은 상태에서 감광막(290)을 이용하여 하드마스크(240)용 질화막을 식각하고, 또한 감광막(290)을 제거한 다음 하드마스크를 이용하여 TaN막(230)을 식각하여 주기 때문에, 감광막(290)의 두꺼운 두께는 캐패시터전극 형성에 전혀 영향을 미치지 않는다.
즉, 하드마스크용 질화막의 식각시 TaN막이 노출되지 않으므로 다량의 폴리머발생이 방지된다. 그러므로, 후속의 폴리머를 제거하기 위한 건식식각공정이 필요하지 않으므로, 캐패시터전극표면의 식각손상을 방지하여 캐패시터전극의 특성변화를 방지할 수 있다.
도 2d를 참조하면, 기판전면에 상부 질화막(250)을 350Å의 두께로 증착한다. 상기 질화막(250)의 형성후 구리배선(210)상부의 질화막(220, 250)과 캐패시터전극(235)상부의 질화막(240, 250)은 0 내지 200Å의 두께차를 유지하게 된다.
도면상에는 도시되지 않았으나, 상기 캐패시터전극이 MIM 캐패시터의 하부 플레이트로 작용하고 상부 질화막(250)이 MIM 캐패시터의 유전막으로 작용하는 경우 상기 상부 질화막(250)상에는 배리어 금속막, 예를 들어 TaN막으로 된 MIM 캐패시터의 상부 플레이트가 형성되며, 이때 상부 질화막(250)은 제조되는 MIM 캐패시터의 특성에 따라 그의 두께가 정하여진다.
도 2e를 참조하면, 기판전면에 층간 절연막(260)을 증착한 다음 패터닝하여 구리배선(210)과 캐패시터전극(235)을 노출시키는 금속배선용 비어홀(271), (275)을 각각 형성한다. 이후 도면상에는 도시되지 않았으나, 다마신공정을 수행하여 상기 비어홀(271), (275)에 금속배선을 형성한다.
본 발명의 실시예에서는, 캐패시터전극 표면의 식각손상이 발생되지 않으므로 질화막(240) 또는 층간 절연막(260)의 리프팅현상은 발생되지 않는다. 또한, 구리배선(210)상부와 캐패시터전극(235)상부의 질화막의 두께가 거의 유사하므로, 구리배선의 오픈불량없이 비어홀을 용이하게 형성할 수 있으며, 후속의 금속배선을 형성할 때 듀얼다마신공정을 적용할 수 있다.
도 3a 및 도 3b는 종래의 감광막 마스크(PR Mask)를 사용하여 캐패시터전극을 형성한 경우와 본 발명의 하드마스크(Hard Mask)를 이용하여 캐패시터전극을 형성한 경우에 있어서, 단위용량분포(unit capacitance)와 누설전류특성을 각각 도시한 것이다. 도 3a 및 도 3b로부터, 종래에 비하여 본 발명의 하드마스크를 이용한 캐패시터 형성방법이 캐패시터 페일 및 누설전류를 감소시킬 수 있음을 알 수 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 하드마스크를 이용하여 배리어 금속막인 TaN막을 식각하여 캐패시터전극을 형성하여 줌으로써, 다량의 폴리머 발생을 방지하고, 그에 따라 캐패시터전극 표면의 식각손상을 방지할 수 있을 뿐만 아니라 후속공정으로 증착되는 막질의 리프팅 현상을 방지할 수 있는 이점이 있다.
또한, 본 발명의 구리배선과 캐패시터전극상부의 질화막을 두께가 거의 유사하게 형성하여 줌으로써 후속의 비어홀 형성시 구리배선의 오픈불량을 방지할 수 있을 뿐만 아니라 캐패시터전극의 특성변화를 방지할 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수있음을 이해할 수 있을 것이다.
Claims (13)
- 구리배선을 구비한 반도체 기판과;상기 반도체 기판상에 형성된 하부 절연막과;상기 하부 절연막상에 형성된 캐패시터전극과;상기 캐패시터전극상에 형성된 하드마스크와;기판전면에 형성된 상부 절연막을 구비하는 것을 특징으로 하는 MIM 캐패시터.
- 제1항에 있어서, 상기 상, 하부 절연막과 하드마스크는 질화막으로 이루어지는 것을 특징으로 하는 MIM 캐패시터.
- 제1항에 있어서, 상기 구리배선상부의 상, 하부 절연막과 캐패시터전극상부의 상부 절연막과 하드마스크의 두께차는 0 내지 200Å인 것을 특징으로 하는 MIM 캐패시터.
- 제1항에 있어서, 상기 캐패시터전극은 배리어금속막으로 이루어지는 것을 특징으로 하는 MIM 캐패시터.
- 구리배선을 구비한 반도체 기판상에 하부 절연막, 캐패시터전극물질, 하드마스크물질을 순차 형성하는 단계와;상기 하드마스크물질상에 감광막을 형성하는 단계와;상기 감광막을 이용하여 구리배선상부의 하드마스크물질을 식각하여 하드마스크를 형성하는 단계와;상기 하드마스크를 이용하여 캐패시터전극물질을 식각하여 캐패시터전극을 형성하는 단계와;기판전면에 상부 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제5항에 있어서, 상기 상, 하부 절연막과 하드마스크는 질화막으로 이루어지는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제5항에 있어서, 상기 구리배선상부의 상, 하부 절연막과 캐패시터전극상부의 상부 절연막과 하드마스크의 두께차는 0 내지 200Å인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제5항에 있어서, 상기 캐패시터전극은 배리어금속막으로 이루어지는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 제5항에 있어서, 상기 감광막은 8000Å 이상의 두께를 갖는 것을 특징으로하는 MIM 캐패시터의 제조방법.
- 제5항에 있어서, 상기 캐패시터전극 형성시 상기 하드마스크와 캐패시터전극은 5:1 내지 10:1의 식각선택비를 갖는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
- 구리배선을 구비한 반도체 기판상에 하부 절연막과 캐패시터전극물질을 형성하는 단계와;상기 캐패시터전극물질상에 상기 하드마스크를 형성하는 단계와;상기 하드마스크를 이용하여 캐패시터전극물질을 식각하여 캐패시터전극을 형성하는 단계와;기판전면에 상부 절연막을 형성하는 단계와;기판전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막 및 상, 하부 절연막을 식각하여 구리배선과 캐패시터전극을 노출시키는 비어홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체장치의 제조방법.
- 제11항에 있어서, 구리배선상부의 상, 하부 절연막과 캐패시터전극상부의 하부절연막과 하드마스크의 두께차가 0 내지 200Å로 되도록, 상기 하드마스크와 캐패시터전극의 식각선택비가 5:1 내지 10:1 인 조건에서 상기 캐패시터전극물질을식각하는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체장치의 제조방법.
- 제11항에 있어서, 상기 비어홀 형성후 듀얼다마신공정을 수행하여 구리배선 및 캐패시터전극용 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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