KR100418856B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 일반 영역과 아날로그 영역에 하부 금속층과 제 1 나이트라이드막을 증착한 후, 일반 영역의 제 1 나이트라이드막을 제거하고, 제 1 나이트라이드막 상부에 제 1 산화막, 제 2 나이트라이드막 및 제 2 산화막을 증착하여 CMP 공정을 진행한 후 일반영역은 하부 금속층이 아날로그 영역은 제 1 나이트라이드막이 드러나도록 하고 금속을 주입한 후 연마하여 메탈 라인을 형성하는 다마신 공정을 이용함으로써, 일반영역과 아날로그 영역의 단차 유발을 방지하고, 추가의 금속배선 공정을 하지 않아도 되므로 공정을 간소화하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 일반 영역과 아날로그 영역에 하부 금속층과 제 1 나이트라이드막을 증착한 후, 일반 영역의 제 1 나이트라이드막을 제거하고, 제 1 나이트라이드막 상부에 제 1 산화막, 제 2 나이트라이드막 및 제 2 산화막을 증착하여 CMP 공정을 진행한 후 일반영역은 하부 금속층이 아날로그 영역은 제 1 나이트라이드막이 드러나도록 하고 금속을 주입한 후 연마하여 메탈 라인을 형성하는 다마신 공정을 이용함으로써, 일반영역과 아날로그 영역의 단차 유발을 방지하고, 추가의 금속배선 공정을 하지 않아도 되므로 공정을 간소화하여 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어감에 따라 캐패시터가 차지하는 면적 또한 줄어들고 있는 추세이다. 캐패시터의 면적이 줄어들고 있음에도 불구하고 소자의 동작에 필요한 캐패시터의 정전 용량은 확보되어야 한다. 최근,정전 용량을 확보하기 위하여, 유전율 상수 값이 약 25인 Ta2O5를 적용하는 MIS(Metal insulator semiconductor)구조의 Ta2O5 캐패시터가 개발되고 있다. 그러나, MIS 구조의 Ta2O5 캐패시터는 하부 전극을 폴리실리콘으로 사용하기 때문에 Ta2O5유전체막 형성시의 열 공정에 의해 유효 산화막 두께(Tox)가 매우 두꺼워져 고집적 반도체 소자의 동작에 필요한 정전 용량을 확보하는데 한계에 도달했다. 이러한 문제를 해결하기 위해서는 유효 산화막 두께를 감소시켜야 하며, 그 방안으로하부 전극의 재료로 금속이 적용되는 MIM 구조의 Ta2O5 캐패시터가 개발되고 있다. MIM 구조의 Ta2O5 캐패시터를 도입함에의해 유효 산화막 두께를 30Å 정도로 낮추었지만, Ta2O5 유전체막과 금속 하부 전극과의 계면 반응으로 인하여 안정적으로 박막을 형성할 수 없어 누설 전류 특성을 확보하기가 쉽지 않아 반도체 소자의 제조에 적용하기 어려운 실정이다. 이러한 문제로 MIM 구조의 캐패시터를 개발함에 있어, 안정적으로 박막을 형성하면서 누설 전류 특성을 확보하는 것이 가장큰 이슈(issue)가 되고 있다.
도 1은 종래의 기술에 의한 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 단면도이다.
먼저 산화막(미도시함) 및 층간절연막(미도시함)이 순차적으로 적층되어 있는 실리콘 기판(미도시함) 상부에 제 1 금속층(10), 유전체막(11) 및 제 2 금속층(12)을 순차적으로 증착하여 MIM 구조의 캐패시터를 제조한다. 이렇게 제조된 캐패시터 상부에제 층간절연막(13)을 증착하고 패터닝하여 콘택(14)을 형성하고, 배선용 제 3 금속층(15)을 증착한 후 패턴닝 한다.
도2는 종래 기술에 의한 캐패시터 형성시 일반 영역(A)과 아날로그 영역(B)간의 단차가 발생한 모습을 나타낸 그림이다.
여기에 도시된 바와 같이 종래 기술에 의해 형성된 캐패시터는 MIM(Metal-Insulator-Metal)을 형성하는 과정에서 MIM 도포후 층간 절연막을 도포시 로직 영역에서 일반 영역(A)과 아날로그 영역(B)간의 단차가 발생하여 후속 금속층 증착시평탄화에 어려움이 발생하고, 여분의 금속배선 공정을 추가해야 하므로 공정이 복잡해지고 수율이 떨어질 가능성이 높아지게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 반도체 소자의 캐패시터 제조 방법에 있어서, 일반 영역과 아날로그 영역에 하부 금속층과 제 1 나이트라이드막을 증착한 후, 일반 영역의 제 1 나이트라이드막을 제거하고, 제 1 나이트라이드막 상부에 제 1 산화막, 제 2 나이트라이드막 및 제 2 산화막을 증착하여 CMP 공정을 진행한 후 일반영역은 하부 금속층이 아날로그 영역은 제 1 나이트라이드막이 드러나도록 하고 금속을 주입한 후 연마하여 메탈 라인을 형성하는 다마신 공정을 이용함으로써, 일반영역과 아날로그 영역의 단차 유발을 방지하고, 추가의 금속배선 공정을 하지 않아도 되므로 공정을 간소화하여 반도체 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는 것이다.
도 1은 종래의 기술에 의한 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 단면도이다.
도2는 종래 기술에 의한 캐패시터 형성시 일반 영역(A)과 아날로그 영역(B)간의 단차가 발생한 모습을 나타낸 그림이다.
도3a 내지 도3f는 본 발명에 의한 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
20 : 하부금속층 21 : 제 1 나이트라이드막
22 : 제 1 레지스트 패턴 23 : 제 1 산화막
24 : 제 2 나이트라이드막 25 : 제 2 산화막
26 : 제 2 레지스트 패턴 27 : 제 3 레지스트 패턴
28 : 메탈라인 A : 일반 영역
B : 아날로그 영역 M : 메탈라인 영역
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 소자의 캐패시터 제조 방법에 있어서, 하부금속층을 증착하는 단계와, 상기 하부금속층을 패터닝하여 하부금속층을 형성하는 단계와, 상기 하부금속층 상부에 제 1 나이트라이드막을 증착하는 단계와, 상기 나이트라이드막 상부에 제 1 레지스트 패턴을 형성하는 단계와,상기 제 1 레지스트 패턴을 이용하여 일반 영역의 제 1 나이트라이드막을 제거한 후 제 1 레지스트 패턴을 제거하는 단계와, 상기 제 1 나이트라이드막 상부에 제 1 산화막과 제 2 나이트라이드막 및 제 2 산화막을 순차적으로 적층하여 화학기계적 연마를 하는 단계와, 상기 제 2 산화막 상부에 제 2 레지스트 패턴을 형성 하는 단계와, 상기 제 2 레지스트 패턴을 이용하여 제 2 산화막과 제 2 나이트라이드막을 식각하여 비아 영역를 형성하고 제 2 레지스트 패턴을 제거하는 단계와, 상기 제 2 산화막 상부에 3 레지스트 패턴을 형성하는 단계와, 상기 제 3 제지스트 패턴을 이용하여 선택적 식각을 통해 제 1 산화막을 식각하여 메탈라인 영역을 형성하는 단계와, 상기 제 3 레지스트 패턴을 제거하고, 화학 기상 증착법으로 금속을 증착 하는 단계와, 상기 화학 기상 증착법에 의해 증착된 금속을 화학기계적 연마를 통해 평탄화하여 메탈라인을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
이때, 상기 제 1 나이트라이드막은 플라즈마 인헨스드 화학기상증착 방식으로 100~500Å 두께로 형성하고, 상기 제 1 산화막과, 제 2 나이트라이드막 및 제 2산화막은 플라즈마 인헨스드 화학기상증착 방식으로 제 1 산화막은 1000~5000Å, 제 2 나이트라이드막은 100~1000Å, 제 2 산화막은 5000~15000Å의 두께로 증착하는 것을 특징으로 한다.
또한, 상기 비아 형성시 일반 영역과 아날로그 영역을 오픈시켜 건식식각을 통해 제 2 나이트라이드막을 제거하고, 상기 메탈라인 형성시 일반적인 영역은 하부 금속층이 아날로그 영역은 제 1 나이트라이드막이 드러나도록 하며, 상기 메탈라인은 W, Cu, Al 및 Pt의 금속 물질과 Cu-Al, Ni-Al,Cu-Al-Ni, 및 Ni-Ti의 합금으로 이루어진 그룹에서 선택된 어느 하나를 이용하여 증착하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3f는 본 발명에 의한 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.
먼저, 도3a에 도시된 바와 같이 하부금속층을 증착한 후 패터닝하여 하부금속층(20)을 형성한 후 제 1 나이트라이드막(21)을 플라즈마 인헨스드 화학기상증착 방식으로 100~500Å 두께로 증착하고, 나이트라이드막(21) 상부에 제 1 레지스트 패턴(22)을 형성하고, 이어서, 도3b에 도시된 바와 같이 제 1 레지스트 패턴(22)을 이용하여 일반 영역(A)의 제 1 나이트라이드막(21)을 제거하고, 제 1 레지스트 패턴(22)을 제거한다.
그리고 도3c에 도시된 바와 같이 제 1 산화막(23)을 플라즈마 인헨스드 화학기상증착 방식으로 1000~5000Å, 제 2 나이트라이드막(24)을 플라즈마 인헨스드 화학기상증착 방식으로 100~1000Å, 제 2 산화막(25)을 플라즈마 인헨스드 화학기상증착 방식으로 5000~15000Å의 두께로 순차적으로 적층하여 화학기계적 연마를 한 후 제 2 산화막(25) 상부에 제 2 레지스트 패턴(26)을 형성 한다.
이어서 도3d에 도시된 바와 같이제 2 레지스트 패턴(26)을 이용하여 제 2 산화막(25)과 제 2 나이트라이드막(24)을 건식식각하여 비아 영역를 형성하고 제 2 레지스트 패턴(26)을 제거한 후 도3e에 도시된 바와 같이 제 3 레지스트 패턴(27)을 형성하고, 제 3 제지스트 패턴(27)을 이용하여 선택적 식각을 통해 제 1 산화막(23)을 식각하여 메탈라인 영역(M)을 형성한다.
마지막으로, 도3f에 도시된 바와 같이 제 3 레지스트 패턴(27)을 제거하고, 화학기상증착법으로 금속을 증착한 후 화학기계적 연마를 통해 평탄화하여 메탈라인(28)을 형성한다.
이와 같이 본 발명은 기존의 증착시킨 메탈을 패터닝하는 방법이 아닌 다마신 공정으로 MIM 캐패시터를 형성함으로써 일반 영역과 아날로그 영역의 단차가 발생하는 것을 방지할 수 있으며, 추가적인 공정이 필요하지 않아 공정을 간소화하여 반도체 소자의 수율을 향상시킬 수 있다.
상기한 바와 같이 본 발명은 반도체 소자의 캐패시터 제조 방법에 있어서, 일반 영역과 아날로그 영역에 하부 금속층과 제 1 나이트라이드막을 증착한 후, 일반 영역의 제 1 나이트라이드막을 제거하고, 제 1 나이트라이드막 상부에 제 1 산화막, 제 2 나이트라이드막 및 제 2 산화막을 증착하여 CMP 공정을 진행한 후 일반영역은 하부 금속층이 아날로그 영역은 제 1 나이트라이드막이 드러나도록 하고 금속을 주입한 후 연마하여 메탈 라인을 형성하는 다마신 공정을 이용함으로써, 일반영역과 아날로그 영역의 단차 유발을 방지하고, 추가의 금속배선 공정을 하지 않아도 되므로 공정을 간소화하여 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 반도체 소자의 캐패시터 형성 방법에 있어서,하부금속층을 증착하는 단계와,상기 하부금속층을 패터닝하여 하부금속층을 형성하는 단계와,상기 하부금속층 상부에 제 1 나이트라이드막을 증착하는 단계와,상기 나이트라이드막 상부에 제 1 레지스트 패턴을 형성하는 단계와,상기 제 1 레지스트 패턴을 이용하여 일반 영역의 제 1 나이트라이드막을 제거한 후 제 1 레지스트 패턴을 제거하는 단계와,상기 제 1 나이트라이드막 상부에 제 1 산화막과 제 2 나이트라이드막 및 제 2 산화막을 순차적으로 적층하여 화학기계적 연마를 하는 단계와,상기 제 2 산화막 상부에 제 2 레지스트 패턴을 형성 하는 단계와,상기 제 2 레지스트 패턴을 이용하여 제 2 산화막과 제 2 나이트라이드막을 식각하여 비아 영역를 형성하고 제 2 레지스트 패턴을 제거하는 단계와,상기 제 2 산화막 상부에 3 레지스트 패턴을 형성하는 단계와,상기 제 3 제지스트 패턴을 이용하여 선택적 식각을 통해 제 1 산화막을 식각하여 메탈라인 영역을 형성하는 단계와,상기 제 3 레지스트 패턴을 제거하고, 화학 기상 증착법으로 금속을 증착 하는 단계와,상기 화학 기상 증착법에 의해 증착된 금속을 화학기계적 연마를 통해 평탄화하여 메탈라인을 형성하는 단계,로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 제 1 나이트라이드막은 플라즈마 인헨스드 화학기상증착 방식으로 100~500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 제 1 산화막과, 제 2 나이트라이드막 및 제 2산화막은 플라즈마 인헨스드 화학기상증착 방식으로 제 1 산화막은 1000~5000Å, 제 2 나이트라이드막은 100~1000Å, 제 2 산화막은 5000~15000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 비아 형성시 일반 영역과 아날로그 영역을 오픈시켜 건식식각을 통해 제 2 나이트라이드막을 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서, 상기 메탈라인 형성시 일반적인 영역은 하부 금속층이 아날로그 영역은 제 1 나이트라이드막이 드러나도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2001-0036423A KR100418856B1 (ko) | 2001-06-25 | 2001-06-25 | 반도체 소자의 캐패시터 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR10-2001-0036423A KR100418856B1 (ko) | 2001-06-25 | 2001-06-25 | 반도체 소자의 캐패시터 제조 방법 |
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| KR20030001646A KR20030001646A (ko) | 2003-01-08 |
| KR100418856B1 true KR100418856B1 (ko) | 2004-02-19 |
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|---|---|
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|---|---|
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