JPS5870594A - パタ−ン形成法 - Google Patents
パタ−ン形成法Info
- Publication number
- JPS5870594A JPS5870594A JP16933481A JP16933481A JPS5870594A JP S5870594 A JPS5870594 A JP S5870594A JP 16933481 A JP16933481 A JP 16933481A JP 16933481 A JP16933481 A JP 16933481A JP S5870594 A JPS5870594 A JP S5870594A
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- JP
- Japan
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- transparent conductive
- conductive film
- resist
- insulating film
- pattern
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板上に形成された薄膜のパターン形成法に関
し、特に薄膜を用いた集積回路装置等に於ける積層配線
回路あるいは電極配線等をパーターン成形する技術に関
するものである。
し、特に薄膜を用いた集積回路装置等に於ける積層配線
回路あるいは電極配線等をパーターン成形する技術に関
するものである。
最近の電極構造等に於ける集積回路化は目覚しく、これ
に伴なってＳｉＯ□又はＳｉ３Ｎ４ 等の絶縁膜を利用
して配線パターンを多１に形成した積層配線電極の必要
性が増大しており、更に絶縁膜のパターン化の精度及び
絶縁膜の絶縁特性の向上等も同時に要求されるように々
った。従来の積り配線電極の構造は、絶縁膜にスルホー
ルを穿設し、このスルホールを介して絶縁膜の上下の電
極−をスルホールコンタクトすることにより電貧的導通
を得る構成が採用されている。絶縁膜にスルホールコン
タクトを形成する場合、絶縁膜に直接レジストを塗布し
、ファトエッチングでレジストにスルホール用孔を穿設
した後ＣＦ４ ガス等でドライエツチングし、その上に
透明導電膜を１設することにより下りの電極層とスルホ
ールを介して接続する方法が行なわれていた。この方法
では積１配線の密度が高くなると解像度の向上が必要と
なり、フォトレジストを薄くする必要が生じる。
に伴なってＳｉＯ□又はＳｉ３Ｎ４ 等の絶縁膜を利用
して配線パターンを多１に形成した積層配線電極の必要
性が増大しており、更に絶縁膜のパターン化の精度及び
絶縁膜の絶縁特性の向上等も同時に要求されるように々
った。従来の積り配線電極の構造は、絶縁膜にスルホー
ルを穿設し、このスルホールを介して絶縁膜の上下の電
極−をスルホールコンタクトすることにより電貧的導通
を得る構成が採用されている。絶縁膜にスルホールコン
タクトを形成する場合、絶縁膜に直接レジストを塗布し
、ファトエッチングでレジストにスルホール用孔を穿設
した後ＣＦ４ ガス等でドライエツチングし、その上に
透明導電膜を１設することにより下りの電極層とスルホ
ールを介して接続する方法が行なわれていた。この方法
では積１配線の密度が高くなると解像度の向上が必要と
なり、フォトレジストを薄くする必要が生じる。
しかしながらドライエツチング工程に於いてはしシスト
を薄くすると耐圧が低下し良好なパターン形成を行なう
ことが困難となる。例えばレジスト厚が２μｍで絶縁膜
のドライエツチングを１０分間行なった場合、ドライエ
ツチング工程でレジスト自身がエツチングされるため絶
縁膜中にピンホール等の欠陥が現出し絶縁耐圧が阻害さ
れる。
を薄くすると耐圧が低下し良好なパターン形成を行なう
ことが困難となる。例えばレジスト厚が２μｍで絶縁膜
のドライエツチングを１０分間行なった場合、ドライエ
ツチング工程でレジスト自身がエツチングされるため絶
縁膜中にピンホール等の欠陥が現出し絶縁耐圧が阻害さ
れる。
本発明は上記現状に鑑み、技術的手段を駆使することに
より積り配線構造の配線パターン間を相互に離間させる
絶縁膜のピンホールを抑えかつ歩留り向上を達成した新
規有用なパターン形成法を提供することを目的とするも
のである。
より積り配線構造の配線パターン間を相互に離間させる
絶縁膜のピンホールを抑えかつ歩留り向上を達成した新
規有用なパターン形成法を提供することを目的とするも
のである。
以下本発明を実施例に従って図面を参照しながら詳説す
る。以下の実施例に於いては、５ｉｎ２゜５ｉ３Ｎ４等
の絶縁膜を介設してＩｎ２Ｏ３を主として成る透明電極
どこの透明電極とスルホールコンタクトを得る電極を三
層に積層したサンドイッチ構造のパターン化について説
明する。
る。以下の実施例に於いては、５ｉｎ２゜５ｉ３Ｎ４等
の絶縁膜を介設してＩｎ２Ｏ３を主として成る透明電極
どこの透明電極とスルホールコンタクトを得る電極を三
層に積層したサンドイッチ構造のパターン化について説
明する。
第１図（Ａ）は本発明の１実施例を示すパターン形成法
の工程説明図である。
の工程説明図である。
工程（４）；ガラス基板１上にＩｎ２Ｏ３を主とする下
部透明導電膜２を１００ＯＡの厚さで電子ヒーム蒸着し
、次にフォトリソグラス−法により下部透明導電膜２を
パターン成形する。これを第１図（Ａ）に示す。
部透明導電膜２を１００ＯＡの厚さで電子ヒーム蒸着し
、次にフォトリソグラス−法により下部透明導電膜２を
パターン成形する。これを第１図（Ａ）に示す。
工程（０：上記基板をセミコクリーン（フルウチ化学社
製）で超音波洗浄［７た後ＰＹＲＯＸ（ＵＮＩ Ｃ０Ｒ
Ｐ社製）（７）ＣＶＤ装置（化学的低温気相成長装置）
内で基板温度４５０℃、成長時間９分間に条件設定し、
５ｉＯｚ＠を絶縁膜３として基板全面に６５０ＯＡの厚
さで成長させ、次にその絶縁膜３上全而に３−００Ａの
厚さで１ｎ２０３を主とする上部透明導電膜４を電子ビ
ーム蒸着する。これを第１図（Ｂ）に示す。
製）で超音波洗浄［７た後ＰＹＲＯＸ（ＵＮＩ Ｃ０Ｒ
Ｐ社製）（７）ＣＶＤ装置（化学的低温気相成長装置）
内で基板温度４５０℃、成長時間９分間に条件設定し、
５ｉＯｚ＠を絶縁膜３として基板全面に６５０ＯＡの厚
さで成長させ、次にその絶縁膜３上全而に３−００Ａの
厚さで１ｎ２０３を主とする上部透明導電膜４を電子ビ
ーム蒸着する。これを第１図（Ｂ）に示す。
工程（Ｃ）：上記基板の上全面に、１μｍの厚さでレジ
スト５としてＡＺ−］ １９Ａ （ＳＨＩＰＬ Ｅ Ｙ
？ｔ ｆｌｕ ）をスピンナーコートし、更に径２０
μｍのスルホール用孔６をフォトエツチングする。これ
を第１図（Ｃ）に示す。
スト５としてＡＺ−］ １９Ａ （ＳＨＩＰＬ Ｅ Ｙ
？ｔ ｆｌｕ ）をスピンナーコートし、更に径２０
μｍのスルホール用孔６をフォトエツチングする。これ
を第１図（Ｃ）に示す。
工程の）：上記基板を４０℃のＨＣｌ−ＦｅＣｌ３ エ
ツチング液で３０秒間エツチング処理し、レジスト５の
スルホール用孔６に対応する上部透明導電膜４にスルホ
−ｐを穿設する。これを第１図（Ｄ）に示す。尚、湿式
エツチングを利用した場合にはエツチング時間が短時間
であればエツチングのレジストＳが薄くてもピンホール
等の欠陥防止に充分対処することができる。
ツチング液で３０秒間エツチング処理し、レジスト５の
スルホール用孔６に対応する上部透明導電膜４にスルホ
−ｐを穿設する。これを第１図（Ｄ）に示す。尚、湿式
エツチングを利用した場合にはエツチング時間が短時間
であればエツチングのレジストＳが薄くてもピンホール
等の欠陥防止に充分対処することができる。
工程［有］）：上記基板のスルホール部の絶縁膜３をＣ
Ｆ４ ガスでドライエツチングする。エツチング条件は
到達真空度５ Ｘ １０−’ｔｏｒｒ、作業圧０．０５
ｔｏｒｒ 、出力４００Ｗ。
Ｆ４ ガスでドライエツチングする。エツチング条件は
到達真空度５ Ｘ １０−’ｔｏｒｒ、作業圧０．０５
ｔｏｒｒ 、出力４００Ｗ。
エツチング時間１０分間に設定する。尚、この際にレジ
スト５を剥離しておいてからドライエツチングを行なっ
ても良い。
スト５を剥離しておいてからドライエツチングを行なっ
ても良い。
Ｉ ｎ２０３の透明導電膜はＣＦ、ガスのドライエツチ
ングではエツチングされないため絶縁膜３のエツチング
保護膜として用いることができる。この工程を第１図（
Ｅ）に示す。
ングではエツチングされないため絶縁膜３のエツチング
保護膜として用いることができる。この工程を第１図（
Ｅ）に示す。
レジスト５を除去した後に得られる積り配線構造を第１
図（Ｆ）に示す。絶縁膜３に形成されたスルホールを介
して一ヒ部透明導電膜４と下部透明導電膜を置載的に接
続することＫより多層の導体パターン相互間が導通され
積り構造の電極基板が得られる。
図（Ｆ）に示す。絶縁膜３に形成されたスルホールを介
して一ヒ部透明導電膜４と下部透明導電膜を置載的に接
続することＫより多層の導体パターン相互間が導通され
積り構造の電極基板が得られる。
上記方法により、レジスト嘆５を薄＜ Ｌ−た場合でも
リングラフィの解像度を上げることが可能となる。即ち
、上記実施例では、３００Ａ７）厚さの１ｎ２０３を主
として成る上部透明導電膜４を絶縁膜３の上に積層し７
１μｍの１ｑさのフォトレジスト５を使用したため、フ
ォトレジストの解像度が非常に良くなり、また上部透明
導電膜４も薄く層設しているためエツチング時間が少な
くて済み、高解像度のＩｎ２Ｏ３膜パターンが得られ、
そのＩｎ２Ｏ３膜パターンを保護膜として絶縁膜をプラ
ズマドライエツチングすることができるため高解像度の
パターンに絶縁膜をエツチングできることとなる。第２
図（Ａ）乃至１’Ｊ）は本発明の他の実施例を示すパタ
ーン形成法の工程説明図である。
リングラフィの解像度を上げることが可能となる。即ち
、上記実施例では、３００Ａ７）厚さの１ｎ２０３を主
として成る上部透明導電膜４を絶縁膜３の上に積層し７
１μｍの１ｑさのフォトレジスト５を使用したため、フ
ォトレジストの解像度が非常に良くなり、また上部透明
導電膜４も薄く層設しているためエツチング時間が少な
くて済み、高解像度のＩｎ２Ｏ３膜パターンが得られ、
そのＩｎ２Ｏ３膜パターンを保護膜として絶縁膜をプラ
ズマドライエツチングすることができるため高解像度の
パターンに絶縁膜をエツチングできることとなる。第２
図（Ａ）乃至１’Ｊ）は本発明の他の実施例を示すパタ
ーン形成法の工程説明図である。
第１図の実施例に於いて、工程（Ｃ）の段階で何らかの
原因で、フォトレジスト５のスルホールパターン以外に
ピンホー／Ｌ’ Ｐ ｌが発生した場合にはＩｎ２Ｏ３
の下部透明導電膜４にもピンホールが形成されることに
なる。しかし、次の絶縁膜３のドライエツチング工程を
行なう前に上記レジスト５を塗り換え、前記と同じスル
ホールパターンをレジスト５にフォトエツチングするよ
うにすれば、その際仮に新たなピンホーＡ／Ｐ２が発生
した場合でも、ピンホー／ｌ／Ｐ、 とピンホー／ｌ
／Ｐ２が偶然合致すればそのピンホール部の絶縁膜はド
ライエッチされリークの原因となるが、レジスト５を塗
り換えていることにより、それぞれのピンホールＰ１＋
Ｐ２が同一位置に合致する確率は零に近く、従ってピン
ホールが絶縁膜３に影響を与えることは実際上はとんど
問題とならなくなる。
原因で、フォトレジスト５のスルホールパターン以外に
ピンホー／Ｌ’ Ｐ ｌが発生した場合にはＩｎ２Ｏ３
の下部透明導電膜４にもピンホールが形成されることに
なる。しかし、次の絶縁膜３のドライエツチング工程を
行なう前に上記レジスト５を塗り換え、前記と同じスル
ホールパターンをレジスト５にフォトエツチングするよ
うにすれば、その際仮に新たなピンホーＡ／Ｐ２が発生
した場合でも、ピンホー／ｌ／Ｐ、 とピンホー／ｌ
／Ｐ２が偶然合致すればそのピンホール部の絶縁膜はド
ライエッチされリークの原因となるが、レジスト５を塗
り換えていることにより、それぞれのピンホールＰ１＋
Ｐ２が同一位置に合致する確率は零に近く、従ってピン
ホールが絶縁膜３に影響を与えることは実際上はとんど
問題とならなくなる。
以下第２図に基いて説明する。
工程（Ａ）：第１図の工程（Ａ）と同様にガラス基板１
上に下部透明導電膜２を形成する。これ工程［Ｆ］）：
第１図の工程（Ｂ）と同様に下部透明導電膜２上に絶縁
膜３及び上部透明導電膜４を形成する。これを第２図（
Ｂ）に示す。
上に下部透明導電膜２を形成する。これ工程［Ｆ］）：
第１図の工程（Ｂ）と同様に下部透明導電膜２上に絶縁
膜３及び上部透明導電膜４を形成する。これを第２図（
Ｂ）に示す。
工程（Ｃ） ： 第１図の工程（Ｃ）と同様に上部透明
導電膜４上にレジスト５をコートし、スルホール用孔６
を穿設する。尚この際ピンホー ）Ｌ／ｐ １ が発生
したものとする。これを第２図ｒｃ）に示す。
導電膜４上にレジスト５をコートし、スルホール用孔６
を穿設する。尚この際ピンホー ）Ｌ／ｐ １ が発生
したものとする。これを第２図ｒｃ）に示す。
工程（２）：上部透明導電膜４の温式エツチング（第１
図の工程（Ｄ’）と同様）でスルホールが穿設されるが
同時にピンホール部１部のＩ ｎ２０３もエツチング時
間が長ければエツチングされる。これを第２図ＣＤ）に
示す。
図の工程（Ｄ’）と同様）でスルホールが穿設されるが
同時にピンホール部１部のＩ ｎ２０３もエツチング時
間が長ければエツチングされる。これを第２図ＣＤ）に
示す。
工程市）二上記基板のレジスト５をアセトン等で剥離す
る。これを第２１図（Ｅ）に示す。
る。これを第２１図（Ｅ）に示す。
工程ｒ）：上記基板の上全面に１μｍの厚さで再度レジ
スト５としてＡＺＩ １９Ａ（ＳＨＩＰＬＥＹ社製）を
スピンナーコートし、パターン化された下部透明導電膜
４上に同一パターンをフォトエツチングスル。
スト５としてＡＺＩ １９Ａ（ＳＨＩＰＬＥＹ社製）を
スピンナーコートし、パターン化された下部透明導電膜
４上に同一パターンをフォトエツチングスル。
この工程でレジスト５にピンホーＩｖＰ２が発生したも
のとする。これを第２図Ｆ）に示す。
のとする。これを第２図Ｆ）に示す。
工程（Ｇ）：上記基板のスルホール部の絶縁膜３をＣＦ
、 ガスでドライエツチングする。この際前述した如
く下部透明導電膜４はＣＣＦ４ガスではエツチングされ
ないため。
、 ガスでドライエツチングする。この際前述した如
く下部透明導電膜４はＣＣＦ４ガスではエツチングされ
ないため。
ピンホー／Ｌ／ Ｐ ２の部分の絶縁膜３はエツチング
されずに残存する。これを第２図（Ｇ）に示す。
されずに残存する。これを第２図（Ｇ）に示す。
工程（６）：上記基板をアセトンで超音波洗浄【７．レ
ジストを剥離するとともにこのアセトンで基板洗浄も行
なう。これを第２図（Ｈ）に示す。
ジストを剥離するとともにこのアセトンで基板洗浄も行
なう。これを第２図（Ｈ）に示す。
工程（Ｉ）：上記基板上にＩｎ２Ｏ３を３０ＯＡの厚さ
で全面に電子ビーム蒸着を行ない、スルホール部で上部
透明導電膜４と下部透明導電膜２の電電的導通を得る。
で全面に電子ビーム蒸着を行ない、スルホール部で上部
透明導電膜４と下部透明導電膜２の電電的導通を得る。
仁れを第２図（１）に示す。
工程（Ｊ）二上部透明導電膜４にフォトレジストをコ−
Ｈ，、電極パターンにフォトエツチングを行ない、上部
透明導電膜４をＨＣＣＦｅＣｌ３液でエツチングしてパ
ターン成形する。これを第２図０）に示す。
Ｈ，、電極パターンにフォトエツチングを行ない、上部
透明導電膜４をＨＣＣＦｅＣｌ３液でエツチングしてパ
ターン成形する。これを第２図０）に示す。
以゛上により、ピンホールの発生の無いＳｉＯ２゜Ｓｉ
３Ｎ４等の絶縁膜のリングラフィが可能となった。上記
実施例“では、上部透明導電膜の温式エツチングに訃け
るフォトレジスト膜と絶縁膜のプラズマドライエツチン
グでの７オトレジスト膜は塗り換えを行生っているため
実用上両者間に存在するピンホールの合致はなく、プラ
ズマドライエツチング時に絶縁膜にピンホールが生ずる
ことはなくなった。
３Ｎ４等の絶縁膜のリングラフィが可能となった。上記
実施例“では、上部透明導電膜の温式エツチングに訃け
るフォトレジスト膜と絶縁膜のプラズマドライエツチン
グでの７オトレジスト膜は塗り換えを行生っているため
実用上両者間に存在するピンホールの合致はなく、プラ
ズマドライエツチング時に絶縁膜にピンホールが生ずる
ことはなくなった。
以上の製造法により、欠陥の無い良質の積り配線構造を
得ることができる。
得ることができる。
第１図及び第２図はそれぞれ本発明の１実施例を示すパ
ターン形成法の工程説明図である。 １・・・がラス基板 ２・・・下部透明導電膜訃・・
絶縁嘆 ４・・・上部透明導電膜５・・・レジス
ト ６・・・スルホール用孔代理人 弁理士 福
士 愛 彦 ＝４２２
ターン形成法の工程説明図である。 １・・・がラス基板 ２・・・下部透明導電膜訃・・
絶縁嘆 ４・・・上部透明導電膜５・・・レジス
ト ６・・・スルホール用孔代理人 弁理士 福
士 愛 彦 ＝４２２
Claims (1)
- 【特許請求の範囲】 １、 基板上に形成された下部導体１と上部透明導電膜
を絶縁１の介挿により離間せしめて成る積層構造部のパ
ターン形成法に於いて、前記透明導電膜を温式エツチン
グでパターン化する工程と、前記絶縁層をドライエツチ
ングする工程とを具備して成り、前記絶縁−のスルホー
ルパターンを介して前記導体響と前記透明導電膜間の電
気的導通を得ることを特徴とするパターン形成法。 ２ 透明導電膜をドライエツチングのマスク１として用
いた特許請求の範囲第１項記載のパターン形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16933481A JPS5870594A (ja) | 1981-10-21 | 1981-10-21 | パタ−ン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16933481A JPS5870594A (ja) | 1981-10-21 | 1981-10-21 | パタ−ン形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870594A true JPS5870594A (ja) | 1983-04-27 |
| JPS6259919B2 JPS6259919B2 (ja) | 1987-12-14 |
Family
ID=15884620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16933481A Granted JPS5870594A (ja) | 1981-10-21 | 1981-10-21 | パタ−ン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434989A (ja) * | 1990-05-31 | 1992-02-05 | Casio Comput Co Ltd | 両面配線基板の製造方法 |
| JP2008310551A (ja) * | 2007-06-14 | 2008-12-25 | Epson Imaging Devices Corp | 静電容量型入力装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145652U (ja) * | 1988-03-17 | 1989-10-06 |
-
1981
- 1981-10-21 JP JP16933481A patent/JPS5870594A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434989A (ja) * | 1990-05-31 | 1992-02-05 | Casio Comput Co Ltd | 両面配線基板の製造方法 |
| JP2008310551A (ja) * | 2007-06-14 | 2008-12-25 | Epson Imaging Devices Corp | 静電容量型入力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6259919B2 (ja) | 1987-12-14 |
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