JPS61183943A - 電極配線法 - Google Patents

電極配線法

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Publication number
JPS61183943A
JPS61183943A JP2343585A JP2343585A JPS61183943A JP S61183943 A JPS61183943 A JP S61183943A JP 2343585 A JP2343585 A JP 2343585A JP 2343585 A JP2343585 A JP 2343585A JP S61183943 A JPS61183943 A JP S61183943A
Authority
JP
Japan
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electrode
insulating film
layer electrode
spacer
providing
Prior art date
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Pending
Application number
JP2343585A
Other languages
English (en)
Inventor
Masaru Miyazaki
勝 宮崎
Jiyunji Masuki
舛木 順二
Yoshihiko Isobe
良彦 磯部
Hiroshi Yanagisawa
柳沢 寛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
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Publication of JPS61183943A publication Critical patent/JPS61183943A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置やその集積回路等に用いる電極配線
法に関する。
〔発明の背景〕
高性能な半導体装置や集積回路等には二層以上の電極配
線が使われている。従来の配線方法は第1図に示すよう
に半導体基板1上に第1層電極2を加工形成し、その後
、層間絶縁膜3を被着し。
所要の位置にコンタクト孔を加工した後、第2層電極4
を加工形成した工程で行なわれている。第1層電極2は
低抵抗化のため厚めに、微細化のため急峻な断面形状に
加工する要求があり、第1図に示したような構成では第
2層電極4のステップカバレージAが不良となる欠点が
あった。これを解決するため従来の方法では、第2図に
示すように急峻な部分を塗布絶縁膜(高耐熱性)5.5
’で充てんした後に層間絶縁膜3を被着してスロープを
つけて解決していた(第44回応物学会予稿集27a−
N−9,p428.1983参照)。
高耐熱性絶縁物の充てん法としては液体状の物質を回転
塗布する方法が用いられ、この物質にはポリイミド樹脂
やスピンオングラス(エチルシリケートを有機溶媒に溶
解した液体)などが使われている。
塗布絶縁膜は塗布後の熱処理によってプロセスに耐える
絶縁膜を形成するが、熱処理温度が工程の制約上、低い
場合があり、また膜厚が厚かったりすると塗布絶縁膜は
膜質不良となりやすい。これは膜の密着性不良や、クラ
ック発生の原因となって配線電極を形成する上の問題と
なっていた。
また、配、m1f極や層間絶縁膜上に生成、された凸起
物(パリ)を残したままで配線工程を通すと、重連した
ようなステップカバレージの不良原因となり、電極配線
法においては何らかの方法で急峻でない試料表面を加工
する必要がある。
〔発明の目的〕 本発明の目的は半導体装置および集積回路等の電極配線
等で生じる欠点を除去した配線法を提供することにある
〔発明の概要〕
本発明は、塗布絶縁膜の使用上の欠点を解決するために
なされたもので、塗布絶縁膜を使用しないで、テーパ状
もしくは平坦な表面とすることを特徴としている。第3
図は本発明の基本的方法で形成した半導体装置の電極配
線例を示す。半導体基板1上に第1層電極2とほぼ同じ
厚さのスペーサ絶縁膜9を常圧CVD法によるSi○、
形成で設け、さらに層間絶縁膜3を同様のCVD法で被
着して所要の位置にコンタクト孔を加工した後。
第2層電極4を加工形成した工程で行なわれることを特
徴としている。
第1層電極2とスペーサ絶縁膜9の形成順はどちらから
先でもよく、両者の間に出来るずれLは少なくとも2μ
m以下となることを特徴としている。第4図と第5図は
本発明による第1層電極2とスペーサ絶縁膜9を形成し
た後の断面図である。
第4図は加工後の突起部が絶縁物91である例。
第5図は加工後の突起部が金属22である例である0本
発明ではこれらの突起部を例えば斜め入射のArイオン
ビームc、c’によって削り、垂直に近い断面形状をテ
ーパ形状に緩和してなることを特徴とした電極配線法で
ある。第6図にはこの突起部201を削る概略図を示す
6試料200をホルダ203に固定して加工装置300
にセットする。Arイオンビーム202は平行ビームで
これに対して試料表面をほぼ水平に、かつ回転して加工
すると凸部のみを削ることができる。
〔発明の実施例〕
実施例1 第7図を用いて説明する。半導体基板1上に第1層電極
20を約1μmの厚さで形成する。この加工法には通常
のホトレジストをマスクにした電極金属のエツチング法
またはりフトオフ法が用いられる(a)、つづいて、ス
ペーサ絶縁膜9を全面に約1μmの厚さで被着する。こ
の膜にはCVD−3i○2やPSG、プラズマSiNお
よびスパッタSin、などが使われる。この後、ホトレ
ジストパターン100をマスクに(b)、スペーサ絶縁
膜9を異方性のドライエツチングで加工し第1層電極2
0の周辺にスペーサパターン90゜91を形成する(C
)、この場合、加工で生じた凸部91の長さしは2μm
以下になるよう、ホトマスク及びアライナで調整する必
要がある。つづいてイオンミリング機によってArイオ
ンビームを試料にほぼ平行にあて、突起している絶縁物
91を削る。この場合、エツチングの指向性が強いので
、凸部91と平面90との削れる速度比は10以上ある
ため突起部だけがきわだって削れ同図(d)の92のよ
うになる。つづいて、層間絶縁膜30を約700nmの
厚さに被着して、ウェーハ全面を平坦化する(e)。こ
れ以後の配線方法は従来通り、コンタクト孔を加工して
のち、第2層電極4を形成する手順でおこなわれる。
実施例2 第8図を用いて説明する。半導体基板1辷に、まずスペ
ーサ絶縁@92を約1μmの厚さに形成し、第1層電極
20に相当する位置の上記絶縁膜を除去する(a)。つ
づいて、全面に電極用金属21を被着(例えばMo:1
0100nヒにAu:900nmを積層した構造とする
)し、ホトレジストパターン101をマスクに、垂直な
イオンシリングの手段によって上記の金属20.22を
加工する(b、c)。第1層電極20の突起したエツジ
部22は、ホトリソグラフィの重ね合せのマージンを見
込んで設けたもので、10対1の縮小アライナを用いた
場合このLは1μm以下にできる。つづいて、この突起
部22は、第6図と同様に試料にほぼ平行なイオンビー
ムC,C’(イオンミリング機による)を試料にあてて
削り(d)。
層間絶縁膜30を被着して試料全面を平坦化する(e)
以上、述べたように配線パターンのエツジ部で生じた突
起部は異方性加工によって、はとんど突起部のみを削る
ことができ、試料表面が平坦化またはテーパ化される。
この異方性加工の手段としては、すでに述べたArイオ
ンビーム加工の他に反応性イオンエツチング(例えば5
in2に対してFイオン、AQに対してCQイオンなど
)を利用できることは言うに及ばない。また凸部が十分
に平坦化されずとも、垂直断面部がテーパ化できればよ
い。
〔発明の効果〕
本発明によれば、配線電極とほぼ同じ高さのスペーサ絶
縁膜を通常のプロセス技術によってほぼ平坦に形成でき
るので従来の多層配線技術で問題となっていた段差によ
るカパレージ不良、パターンの解像度不良が改善できる
効果がある。本発明によるプロセスの工数を従来のもの
と比較するとスペーサ絶縁膜の形成、加工及び突起部加
工の三工程が増えるが、塗布絶縁膜法よりもプロセス上
の不安定な要因はないのでプロセスマージンが増える効
果がある。本発明で述べたように平坦化しながら配線を
おこなうため2層以−ヒの多層配線に適用すると本発明
の効果は大きいことを耐雪する。
また、従来の平坦化で用いている塗布絶縁膜(ポリイミ
ド樹脂やスピンオングラスなど)を不  −用にするこ
とができることによって、素子の信頼性が増す効果があ
る。
【図面の簡単な説明】
第1図は従来の電極配線の断面図、第2図は従来の塗布
絶縁膜を用いた電極配線の断面図、第3図は本発明の基
本構成を示す電極配線の断面図、第4図は本発明の一方
法による平坦化法の素子断面図、第5図は本発明の他の
方法による平坦化法の素子断面図、第6図は突起部を削
る装置の概念図、第7図は本発明の実施例1による電極
配線の工程断面図、第8図は実施例2による電極配線の
工程断面図である。 1・・・半導体基板、2,20・・・第1層電極、9゜
90・・・スペーサ絶縁膜、3.30・・・層間絶縁膜
、4・・・第2層電極、22・・・第1層電極の凸起部
、91・・・スペーサ絶g膜の凸起部、A・・・ステッ
プカY 3 口 冨 4 m 第 5 図 Y6図 冨8図

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板結晶上に少なくとも二層以上の電極配線
    層と層間絶縁層とを形成する多層配線法において、第1
    層電極を設ける工程と、上記電極パターンと重なる如く
    スペーサ絶縁膜を設ける工程と、上記第1層電極の周辺
    に突出した絶縁膜を異方性加工で削る工程と、層間絶縁
    膜を設ける工程と、コンタクト孔を上記層間絶縁膜を設
    ける工程と、第2層電極を設ける工程とからなることを
    特徴とする電極配線法。 2、上記多層配線法において、第1層電極を設ける位置
    と反転した位置にスペーサ絶縁膜を設ける工程と、上記
    スペーサ絶縁膜と重なる如く第1層電極を設ける工程と
    、上記第1層電極の突出した金属を異方性加工で削る工
    程とからなることを特徴とする特許請求の範囲第1項記
    載の電極配線法。
JP2343585A 1985-02-12 1985-02-12 電極配線法 Pending JPS61183943A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01230254A (ja) * 1988-03-10 1989-09-13 Sanyo Electric Co Ltd 平坦化方法
JPH0945684A (ja) * 1995-07-28 1997-02-14 Nec Corp 半導体装置の製造方法およびその装置

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Publication number Priority date Publication date Assignee Title
JPH01230254A (ja) * 1988-03-10 1989-09-13 Sanyo Electric Co Ltd 平坦化方法
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