JPS5831731B2 - 配線形成方法 - Google Patents

配線形成方法

Info

Publication number
JPS5831731B2
JPS5831731B2 JP14309678A JP14309678A JPS5831731B2 JP S5831731 B2 JPS5831731 B2 JP S5831731B2 JP 14309678 A JP14309678 A JP 14309678A JP 14309678 A JP14309678 A JP 14309678A JP S5831731 B2 JPS5831731 B2 JP S5831731B2
Authority
JP
Japan
Prior art keywords
layer
wiring
conductive wiring
resist mask
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP14309678A
Other languages
English (en)
Other versions
JPS5568655A (en
Inventor
道夫 伊藤
誠 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP14309678A priority Critical patent/JPS5831731B2/ja
Publication of JPS5568655A publication Critical patent/JPS5568655A/ja
Publication of JPS5831731B2 publication Critical patent/JPS5831731B2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 本発明は半導体素子などの電子部品における配線形成方
法の改良に関する。
電子部品特に集積回路において導電配線を形成せしめる
場合に集積度が増加するにしたがって配線が複雑となり
絶縁体を介しての多層配線が必要となる。
しかし、例えば集積回路の多層配線では第1図に示す如
く基板1上に導電配線層2を形成して、その上面に絶縁
体層3を被着せしめ、再度その上面に導電配線層4を形
成せしめる方法で交互に導電配線層と絶縁体層とを積み
重ねる構造となるために、三層、四層と配線層が増加す
る程段差が大きくなる。
そのために段差部分で導電配線体や絶縁体の被着層膜厚
が一様とならず、導電配線体が極めてうずく形成される
部分に断線を生じ易く、また絶縁体が極めてうずく形成
される部分では短絡を起こすことになる。
そのため、配線層や絶縁体層の肩部分に傾斜をもたせて
なだらかに形成せしめるなどの対策を行なって断線や短
絡事故の防止をはかつているが充分とはいえず、また配
線形成工程が複雑微妙で、かつフォトプロセスの位置合
せ精度が低下する欠点もある。
本発明はこの様な上記問題点をなくした平担な配線を形
成せしめることを目的とするもので、特に多層配線に適
したものである。
本発明は導電体層を被着せしめ、その上面にフォトレジ
ストをパターニングし、不要の導電体をエツチングによ
り除去する工程、所要の導電配線層間に導電配線層と同
等の厚みの一酸化シリコン(Sin)層を被着せしめる
工程、しかる後に上記のフォトレジストをリフトオフし
て除去せしめる工程を含む配線形成方法を提供するもの
である。
以下、本発明を実施例にもとすいて詳細に説明する。
第2図は基板1の表面上に導電配線層として1〜1゜5
μmのアルミニウム層11を蒸気またはスパッターによ
って被着せしめた断面図である。
該アルミニウム層の上面に第3図に示す如くスピンナー
を用いてフォトレジストを塗布し、露光工程及び現像工
程を経てレジスト・マスク12を形成する。
これらは従来の技術を用いて容易に行なうことができる
次に第4図に示す如く三塩化はう素(B(J’3)ガス
を使用したドライエツチングによりレジストマスク12
で被覆されていない部分のアルミニウム層を除去して導
電配線層となるアルミニウム層13を残す。
この場合に適用するドライエツチングはりアクティブイ
オンエッチであり、塩素イオンによるイオンエッチと三
塩化ホウ素ガスによるガスプラズマの物理的化学的作用
が相乗してエツチングされ、サイドエッチ量の最も少な
いエツチング方法である。
なお、三塩化はう素(BCl2)の代りに三臭化はう素
(B B r3 )や四塩化炭素(CC14)などを用
いることもできるし、また本工程で従来の化学薬品によ
るウェットエツチングを用いることにも何ら差しつかえ
ない。
次に第5図に示す如く基板1の表面に一酸化シリコン(
Sin)層14をアルミニウム層13と同等の厚さに蒸
着せしめる。
蒸着法は真空容器中でSiO粉末を加熱して飛散せしめ
る方法で、真空度は10−5程度でよいが、−酸化シリ
コンがゲッター作用をもっているため真空度はさらに上
昇する。
−酸化シリコン(Sin)は基板1を比較的低温度、例
えば常温から150℃程度の温度で蒸着することができ
て、かつ被着層は300〜400Vの耐圧があり、導電
配線層間を埋め込むために好適の材料である。
次に第6図に示す如く約1500気圧/−の高圧ガスを
基板1上に吹きつけてレジストマスク12及び該レジス
トマスク上に被着した一酸化シリコンをリフトオフして
除去する。
また高圧ガス吹き付は法に代り、アセトンなどの有機溶
剤中で超音波振動を加えて除去することもできる。
なお、前記レジストマスク形成工程において、フォトレ
ジストとしてポジティブ型フォトレジストを用い、感光
前または感光後にクロルベンゼン液に15分間位浸漬す
れば表面に溶解し難い嘆が形成される。
かくして現像すれば、あたかもサイドエッチされた様に
断面が傘状になるレジストマスクが形成される。
そうするとリフトオフ工程においてレジストマスク12
及び該レジストマスク上に被着した一酸化シリコンのリ
フトオフを行ない易いと同時に傘状のレジストマスクに
より余分の一酸化シリコンがアルミニウム層と一酸化シ
リコン層の周縁部及び界面に被着せずリフトオフした後
は界面が平滑な形状となる利点がある。
また、この様にして配線形成を行なった後で、約450
℃の酸化気流中で1時間アニールすれば一酸化シリコン
は二酸化シリコン(SiO2)に近づいて絶縁度はさら
に向上する。
以上の様に本発明は導電配線層の一層が凹凸のない配線
層となるために、二層、三層と積み重ねて多層配線を形
成せしめても第7図に示す如くに平坦化された多層配線
となる。
従って、本発明によれば段差を生じない平坦な面上に導
電配線層を形成せしめるために断線や短絡の事故の発生
しない信頼度の高い多層配線を得ることができ、本発明
を適用した電子部品の信頼度を向上せしめるものである
なお、前記実施例では導電体層としてアルミニウム層を
例にとり説明したが、その池の導電体にも適用しうるこ
とは当然である。
【図面の簡単な説明】
第1図は従来の多層配線の断面図、第2図ないし第6図
は本発明の配線形成方法の工程順序図、第7図は本発明
による多層配線形成の断面図を示す。 1・・・・・・基板、12・・・・・・レジストマスク
、13・・・・・・アルミニウム配線層、14・・・・
・・−酸化シリコン層。

Claims (1)

    【特許請求の範囲】
  1. 1 基板上に導電配線層を形成せしめるに際し、導電体
    層を被着せしめ、その上面にフォトレジストをパターニ
    ングし不要の導電体をエツチングにより除去する工程、
    所要の導電配線層間に導電配線層と同等の厚みの一酸化
    シリコン(Sio)層を被着せしめる工程、しかる後に
    上記のフォトレジストをリフトオフして除去せしめる工
    程を含む配線形成方法。
JP14309678A 1978-11-20 1978-11-20 配線形成方法 Expired JPS5831731B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14309678A JPS5831731B2 (ja) 1978-11-20 1978-11-20 配線形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14309678A JPS5831731B2 (ja) 1978-11-20 1978-11-20 配線形成方法

Publications (2)

Publication Number Publication Date
JPS5568655A JPS5568655A (en) 1980-05-23
JPS5831731B2 true JPS5831731B2 (ja) 1983-07-08

Family

ID=15330809

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14309678A Expired JPS5831731B2 (ja) 1978-11-20 1978-11-20 配線形成方法

Country Status (1)

Country Link
JP (1) JPS5831731B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176745A (en) * 1981-04-21 1982-10-30 Nippon Telegr & Teleph Corp <Ntt> Manufacture of multilayer wiring
JPS6123344A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 半導体集積回路の製造方法
US8076682B2 (en) 2009-07-21 2011-12-13 Koninklijke Philips Electronics N.V. Contact for a semiconductor light emitting device
JP6185751B2 (ja) * 2013-05-09 2017-08-23 日本放送協会 真空吸引方法及び真空処理装置ならびにサブリメーションポンプ

Also Published As

Publication number Publication date
JPS5568655A (en) 1980-05-23

Similar Documents

Publication Publication Date Title
EP0100735B1 (en) Lift-off process for fabricating self-aligned contacts
EP0046525B1 (en) Planar multi-level metal-insulator structure comprising a substrate, a conductive interconnection pattern and a superposed conductive structure and a method to form such a structure
US5110712A (en) Incorporation of dielectric layers in a semiconductor
US4396458A (en) Method for forming planar metal/insulator structures
EP0043451A2 (en) Process for selectively forming refractory metal silicide layers on semiconductor devices
US4447824A (en) Planar multi-level metal process with built-in etch stop
JPS58202545A (ja) 半導体装置の製造方法
KR100330438B1 (ko) 집적회로제조방법
KR20000035246A (ko) 반도체 구조물의 제조 방법
JPS5831731B2 (ja) 配線形成方法
EP0296707A1 (en) Incorporation of dielectric layers in a semiconductor
JP3959790B2 (ja) 半導体装置の製造方法
JP3170458B2 (ja) 微細半導体素子のコンタクトホールの形成方法
JPS59148350A (ja) 半導体装置の製造方法
JP3323264B2 (ja) 半導体装置の製造方法
JPS61281523A (ja) コンタクト形成法
JPS584932A (ja) 半導体装置の製造方法
JPS5931215B2 (ja) 絶縁層の形成方法
JPS5870594A (ja) パタ−ン形成法
JPS58216442A (ja) アルミニウム配線の形成方法
JPS59214228A (ja) 半導体装置の製造方法
KR100191709B1 (ko) 미세 콘택홀의 형성방법
JPH0119255B2 (ja)
JPS58155A (ja) 半導体装置の製造方法
JPS6015948A (ja) 半導体装置の製造法