JPS584932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS584932A JPS584932A JP10288281A JP10288281A JPS584932A JP S584932 A JPS584932 A JP S584932A JP 10288281 A JP10288281 A JP 10288281A JP 10288281 A JP10288281 A JP 10288281A JP S584932 A JPS584932 A JP S584932A
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Classifications
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、より詳しくは多曽晶り
ψコン（ポ１％／νツン）層をパタ一二ンダする際、！
ＩＩＩパターンにテーパを設けかつパターンｇｔ−精度
よ（エツチングする方法に関する・最近、半導体集積回
路製造技術にお薯す春高集積化の向上に伴ない多層配線
が多用されるよう罠な９、その結果かかる多層ｌ！鐘に
おい【導電層間の絶縁が重！！になってきｇｅｌｉ来技
術では、ポリシリコンで形成され＝導電層なエツチング
する鳩舎。
ψコン（ポ１％／νツン）層をパタ一二ンダする際、！
ＩＩＩパターンにテーパを設けかつパターンｇｔ−精度
よ（エツチングする方法に関する・最近、半導体集積回
路製造技術にお薯す春高集積化の向上に伴ない多層配線
が多用されるよう罠な９、その結果かかる多層ｌ！鐘に
おい【導電層間の絶縁が重！！になってきｇｅｌｉ来技
術では、ポリシリコンで形成され＝導電層なエツチング
する鳩舎。
！！該ポリシ替コン層に゛デーパを設けることがなかつ
ｙ：にめ、導電層上に塗布した絶縁例えばりん嚇けい酸
ガラス（ｐｉｅ ’）膜の厚さがボ瞥シシ＝ン層の段部
のところで薄くなる部分ができ、結縁不嵐または短絡の
ような絶縁効果、に支障なきπす事例の発生が経験１れ
ｇ。
ｙ：にめ、導電層上に塗布した絶縁例えばりん嚇けい酸
ガラス（ｐｉｅ ’）膜の厚さがボ瞥シシ＝ン層の段部
のところで薄くなる部分ができ、結縁不嵐または短絡の
ような絶縁効果、に支障なきπす事例の発生が経験１れ
ｇ。
従来技術についてより詳細に説明すると、第１図は従来
方法におけるポリシリコン層のパターン形成方法を示し
ている。岡■において１はシリコン基板、２は二酸化シ
リコン（ａｔｏｍ）膜、３はポリシリコン層、４はホト
レジ入ト膜、５・ｌりんけい酸ガラスＣＰ−Ｇ）層を示
す、−Ｉｌｖ＃照すると同図−）に示す如く基１［１に
亀布されＫ１１ｉへ膜ｚ上にポリシリコン層３が例えば
化学気相成長法（ＣＶＤ法）で形成されていて、かかる
ポリシリコン層３にりん（ｐ）のドーピングをなしく同
図矢印で示す）、シかる後、熱把理Ｃアムール）を行な
い。
方法におけるポリシリコン層のパターン形成方法を示し
ている。岡■において１はシリコン基板、２は二酸化シ
リコン（ａｔｏｍ）膜、３はポリシリコン層、４はホト
レジ入ト膜、５・ｌりんけい酸ガラスＣＰ−Ｇ）層を示
す、−Ｉｌｖ＃照すると同図−）に示す如く基１［１に
亀布されＫ１１ｉへ膜ｚ上にポリシリコン層３が例えば
化学気相成長法（ＣＶＤ法）で形成されていて、かかる
ポリシリコン層３にりん（ｐ）のドーピングをなしく同
図矢印で示す）、シかる後、熱把理Ｃアムール）を行な
い。
ポツシＶプンの導電層を形成する。このときデシ９９フ
フ層内のりん濃度は一定の傾斜をもった−のである０次
に、レジスト膜４ｔ−塗布し、しかる後、 ＩＩ鵞（リ
アクティブイオンエツチング）Ｉ１１装置によりエツチ
ングをなしてパターニングを行なう（同図−））、さら
に残るレジスト膜４ｖ剥離し、絶縁用のりんけい酸ガラ
ス（ＰＩＩＧ ）膜Ｓを形成する（同図（ｅ） ） 、
以上説明しπ如く、従来のボリシシフン層のパターニン
グ技術では、−ＩＩ （ｂ） Ｋ示す如く、エツチング
されπポリシリク７層の断ｍぎの形状がＩＩ冨法による
エツチングの方向性が良いため、矩形をなしている（ボ
リシリプン層内のりん濃度均一によるエツチング速度が
一定りπめ）ので、！ｌ鋏ポジシリフン層に絶縁膜（Ｆ
ＩＧ ）を塗、＊した場合、同Ｆｊ！Ｊ葎）において矢
印で示すよ５に絶縁膜の薄い部分（段差）が生じ、多層
配置ａｖなし文場合、前記した如くこの部分に破損が生
じ絶縁不良の原因になる。
フ層内のりん濃度は一定の傾斜をもった−のである０次
に、レジスト膜４ｔ−塗布し、しかる後、 ＩＩ鵞（リ
アクティブイオンエツチング）Ｉ１１装置によりエツチ
ングをなしてパターニングを行なう（同図−））、さら
に残るレジスト膜４ｖ剥離し、絶縁用のりんけい酸ガラ
ス（ＰＩＩＧ ）膜Ｓを形成する（同図（ｅ） ） 、
以上説明しπ如く、従来のボリシシフン層のパターニン
グ技術では、−ＩＩ （ｂ） Ｋ示す如く、エツチング
されπポリシリク７層の断ｍぎの形状がＩＩ冨法による
エツチングの方向性が良いため、矩形をなしている（ボ
リシリプン層内のりん濃度均一によるエツチング速度が
一定りπめ）ので、！ｌ鋏ポジシリフン層に絶縁膜（Ｆ
ＩＧ ）を塗、＊した場合、同Ｆｊ！Ｊ葎）において矢
印で示すよ５に絶縁膜の薄い部分（段差）が生じ、多層
配置ａｖなし文場合、前記した如くこの部分に破損が生
じ絶縁不良の原因になる。
他方、ポリシリコン層エツチングをバレル盟装置な用い
るプラズマ法によって行なった場合、エツチングされに
ポリシリク２層の断面１） ＃状は同図−）に破線で示
す如く、サイドエツチングされ文台形をなし、テーパが
ついている。しかし、パターン幅が規格とは異なり半導
体装置の精度上問題が生ずる。
るプラズマ法によって行なった場合、エツチングされに
ポリシリク２層の断面１） ＃状は同図−）に破線で示
す如く、サイドエツチングされ文台形をなし、テーパが
ついている。しかし、パターン幅が規格とは異なり半導
体装置の精度上問題が生ずる。
本発明の目的は上述した多層配線で問題となる絶縁膜（
ＰＩＧ ）の絶縁不良を解決するにあり、かかる目的の
にめ、本願の発明者はポリシリコン層のりん濃度に変化
をつけ、！！＆駿ポジシリコン層のエツチングｖ２段階
の躯Ｓｅｃ分け、エツチングされにポリシリコン層り断
藺が規格寸法通りで、しかもテーパがつい′ｒＳ形状を
なすような半導体装置製造方法ｖｌ＠発し女。
ＰＩＧ ）の絶縁不良を解決するにあり、かかる目的の
にめ、本願の発明者はポリシリコン層のりん濃度に変化
をつけ、！！＆駿ポジシリコン層のエツチングｖ２段階
の躯Ｓｅｃ分け、エツチングされにポリシリコン層り断
藺が規格寸法通りで、しかもテーパがつい′ｒＳ形状を
なすような半導体装置製造方法ｖｌ＠発し女。
以下、添付図１ｉｖ＃ＩＩして本発明の実施例ｖＩＩｌ
明する。
明する。
第２図は本発−の方法の実施する工１ｉＫおけるポリシ
リコン層を断藺で示す園であり、図におい【、１はシリ
コン基板、２◆；二酸化シルラン（ｌｉｏｎ）の酸化膜
％２３はボ啼シ９ツン層、４番ルジストＩＬｓはりんけ
−・酸ガラス（Ｐ２Ｏ）の絶縁膜である。同ｌ！ｌ【参
照すると、その（ａ） においてポリシψコンの導電層
！３を形成するｇめに、９ん（ν）をドーピングするが
１本発明では、ドーピングされｇポリシリコン層内のり
ん濃度（変化をつけるため、２段階に分け【、すなわち
初めに通常の拡散法により、第３図に示す如き拡散装置
によってりん（ｐ）のドーピングを行なう、同図におい
【、１１は拡散炉、３２はクエハ″？、１１素（鳥）ガ
ス攻入口ｓ３より流入し、排気口３４より真空装置を経
て排気される。同拡散装置によってりん（ｐ）のドーピ
ングを行なう場合、窒素（島）Ｉｌｌ気中を拡散源ｈ
Ｌ ”Ｃ１？ＯＣ４（筐体）を用い、チェンバー内温度
はチェンバー外部の加熱体（ＩＩ示せず）による熱で９
００℃に保＝ｔＬ【いる。
リコン層を断藺で示す園であり、図におい【、１はシリ
コン基板、２◆；二酸化シルラン（ｌｉｏｎ）の酸化膜
％２３はボ啼シ９ツン層、４番ルジストＩＬｓはりんけ
−・酸ガラス（Ｐ２Ｏ）の絶縁膜である。同ｌ！ｌ【参
照すると、その（ａ） においてポリシψコンの導電層
！３を形成するｇめに、９ん（ν）をドーピングするが
１本発明では、ドーピングされｇポリシリコン層内のり
ん濃度（変化をつけるため、２段階に分け【、すなわち
初めに通常の拡散法により、第３図に示す如き拡散装置
によってりん（ｐ）のドーピングを行なう、同図におい
【、１１は拡散炉、３２はクエハ″？、１１素（鳥）ガ
ス攻入口ｓ３より流入し、排気口３４より真空装置を経
て排気される。同拡散装置によってりん（ｐ）のドーピ
ングを行なう場合、窒素（島）Ｉｌｌ気中を拡散源ｈ
Ｌ ”Ｃ１？ＯＣ４（筐体）を用い、チェンバー内温度
はチェンバー外部の加熱体（ＩＩ示せず）による熱で９
００℃に保＝ｔＬ【いる。
この時鉱１に＄Ｒる９ん（ｐ）ｆ）拡散欅さは約４００
０１で＆る。かかるドーピングによってボ蓼シ１１：１
ン層２ｓは導電性な有するよ５になる０次に、イオン打
込み（Ｋ＠ｍ ｒｍｐｌ聰ｍｔａｔ１・［−Ｘ、Ｘ＊＞
渋によつ【再びりん（ｉをドーピングする。かかるりん
＃）１．Ｌ ４’！、ドーズ量Ｉ Ｘ １（１” ｆ
” ”ｅ 行すわれ、この場合、拡散探さは洩く、打ち
込まれπ９ん（ｐ＋）はポリシリラン層ｌｌ！両付近で
停止する。この結果ポリシリク２層内のりん（ｐ）濃度
は６該ポリシリコン層表面付近２ｔで大きく勇爾よりｔ
Ｉｌくなるにしｇがつ【小さくなる。かかる不純物原子
９ん（ｐ）の濃度勾配をつけπ後で、レジスト膜４ｖ塗
布し、しかゐ後光照射によりパターニングをし、次−・
ｔドライエツチング上行なう。
０１で＆る。かかるドーピングによってボ蓼シ１１：１
ン層２ｓは導電性な有するよ５になる０次に、イオン打
込み（Ｋ＠ｍ ｒｍｐｌ聰ｍｔａｔ１・［−Ｘ、Ｘ＊＞
渋によつ【再びりん（ｉをドーピングする。かかるりん
＃）１．Ｌ ４’！、ドーズ量Ｉ Ｘ １（１” ｆ
” ”ｅ 行すわれ、この場合、拡散探さは洩く、打ち
込まれπ９ん（ｐ＋）はポリシリラン層ｌｌ！両付近で
停止する。この結果ポリシリク２層内のりん（ｐ）濃度
は６該ポリシリコン層表面付近２ｔで大きく勇爾よりｔ
Ｉｌくなるにしｇがつ【小さくなる。かかる不純物原子
９ん（ｐ）の濃度勾配をつけπ後で、レジスト膜４ｖ塗
布し、しかゐ後光照射によりパターニングをし、次−・
ｔドライエツチング上行なう。
ドライエ１チンダ地理は蜀めポリシリコ１層内の不純物
濃度によるエツチング速度の差を利用してサイドエツチ
ングが進行するよ５［Ｌ、Ｌかる後、方向性のｓＬ−・
エツチングを行な５２１１階からなる。初めのエツチン
グはＩＩ４図の該略断Ｗ図で示されるバレル履プラズ１
エツチング装置により行なわれ、同ｍにおいて４１はチ
ェンバー、４！は高周波フィル％４３はクエへでＣＩＰ
４ガスは散入口４４より流入し、排気口４ｓから真空装
置（ＩＩ示せず）を経て排気される。このプラズマ法に
よるエツチングは第＊＊（転）に矢印ムで示されるよう
なサイドエツチングがでＩｌることＶ特徴としておリ、
轟該プラズマ法によるエツチングを続行すると第１図伽
）に破線で示されるようなサイドエツチングがなされ、
エツチングされたボ替シｖ＋８Ｉン層の断面の寸法が規
格より大きくずれてしまう。
濃度によるエツチング速度の差を利用してサイドエツチ
ングが進行するよ５［Ｌ、Ｌかる後、方向性のｓＬ−・
エツチングを行な５２１１階からなる。初めのエツチン
グはＩＩ４図の該略断Ｗ図で示されるバレル履プラズ１
エツチング装置により行なわれ、同ｍにおいて４１はチ
ェンバー、４！は高周波フィル％４３はクエへでＣＩＰ
４ガスは散入口４４より流入し、排気口４ｓから真空装
置（ＩＩ示せず）を経て排気される。このプラズマ法に
よるエツチングは第＊＊（転）に矢印ムで示されるよう
なサイドエツチングがでＩｌることＶ特徴としておリ、
轟該プラズマ法によるエツチングを続行すると第１図伽
）に破線で示されるようなサイドエツチングがなされ、
エツチングされたボ替シｖ＋８Ｉン層の断面の寸法が規
格より大きくずれてしまう。
本発明の方法では、かかるプラズマ法によるエツチング
ＶｌｌＥＺ図伽）Ｋ矢印ムで示されるサイドエツチング
ができ究！ＲＩＩｌｌでＪ６履を打切り、続い【エツチ
ング方法Ｖ ＩＩ冨（９アタテイプイオンエツチング）
法に換え、ポリシリコン層のエツチングを完成させる。
ＶｌｌＥＺ図伽）Ｋ矢印ムで示されるサイドエツチング
ができ究！ＲＩＩｌｌでＪ６履を打切り、続い【エツチ
ング方法Ｖ ＩＩ冨（９アタテイプイオンエツチング）
法に換え、ポリシリコン層のエツチングを完成させる。
１１冨によるエツチングは第ｓｍの概略断Ｗ図で示さ
れる装置によって行なわれる。同１１におい【、Ｓｌは
チェンバー、５！、！！４は対向電極で一方の電極ｓ４
にウニ八５３ｆ−設置され。
れる装置によって行なわれる。同１１におい【、Ｓｌは
チェンバー、５！、！！４は対向電極で一方の電極ｓ４
にウニ八５３ｆ−設置され。
両電極間には高周波電源５ｓより高周波電圧が印加され
る。４Ｉ！用するガス（ＣＣｊ４ ）は取入口ｓ６よク
チエンバー５１内に流入し、排気口ｓ６よりに空装置（
図示せず）を経て排気される。かかる翼！鳶法によるエ
ツチング壷ｌ、パワー３００ （Ｗ ） 。
る。４Ｉ！用するガス（ＣＣｊ４ ）は取入口ｓ６よク
チエンバー５１内に流入し、排気口ｓ６よりに空装置（
図示せず）を経て排気される。かかる翼！鳶法によるエ
ツチング壷ｌ、パワー３００ （Ｗ ） 。
圧力０．２ （Ｔ＋ｅｒｒ ）の四塩化炭素（ｃｃｌａ
）ガスな用いて行なりｔＬる。この時のエツチング速
度ｉＸ ４０００向性が良＜、１１２図（ｂｌ中におい
て矢印１で示される如くエツチングされる。
）ガスな用いて行なりｔＬる。この時のエツチング速
度ｉＸ ４０００向性が良＜、１１２図（ｂｌ中におい
て矢印１で示される如くエツチングされる。
以上２ＲＮのエツチングにより第２ｍｈ）Ｋ示す如く、
テーバを有しｇ規格寸法通りのボψシ菅プン層が得られ
る。しかる後、レジストｌｌＩ４を剥離し、絶縁膜（Ｐ
ＲＩＧ ） ５を形成すると、蕗２図（ｅ）に示す如く
、従来方法で見られπ絶縁膜の薄い部分が同図矢印σで
示されるように十分厚（形成され。
テーバを有しｇ規格寸法通りのボψシ菅プン層が得られ
る。しかる後、レジストｌｌＩ４を剥離し、絶縁膜（Ｐ
ＲＩＧ ） ５を形成すると、蕗２図（ｅ）に示す如く
、従来方法で見られπ絶縁膜の薄い部分が同図矢印σで
示されるように十分厚（形成され。
従来の多層配線の際問題となった絶縁不良を防ぐことが
できる。
できる。
以上説明しに如く１本発明の方法によればポ替シリコン
層の不純物（Ｐ）製度に変化をもたせ轟該ポリシ９：１
ン層のエツチングをプラズマ法およびＲＩＢ法の各長所
を生かして２段階に分けて行なうことによりパターン幅
の精度の良いしかもデーパを有したポリ・シリラン層を
形成することができ。
層の不純物（Ｐ）製度に変化をもたせ轟該ポリシ９：１
ン層のエツチングをプラズマ法およびＲＩＢ法の各長所
を生かして２段階に分けて行なうことによりパターン幅
の精度の良いしかもデーパを有したポリ・シリラン層を
形成することができ。
かかるデーパを有するｇめ、絶縁膜をポψシＩＦ：ＩＩ
ン層上に十分な厚さで均一に形成等る″ことができ。
ン層上に十分な厚さで均一に形成等る″ことができ。
多層配線の除虫ずる絶銀膜砿損によるＩ！１謙不棗をを
防止することができ、半導体装置の信頼性を高める（寄
与する。
防止することができ、半導体装置の信頼性を高める（寄
与する。
第１図は従来方法におけるポリシリコン層のパターニン
グを示す断面図、第２図は本発明の方法によるポリシリ
コン層のパターニングを示す断面図、第３図は拡散炉の
概略断面図、第４図はバレル型プラズマエツチング装置
の概略断１ｉｉｓ、第５図はＲＩＢ ｍエツチング装置
の概略断面図である。 １−・シリコン基板、２−二酸化シリフン（ｓｌも）酸
化膜、３ 、２ｍ 、 ２ぎ、 ２１−ボ□シ％ｌコン
層。 ４−レジスト膜、５−・りんけい酸ガラス絶縁膜。 ３１ 、４１ 、５１−・・チ３−７パー、８２．４Ｂ
−クエ＾。 ４２・−高周波コイル、Ｓｌ、 １４一対向電極、５５
−高周波電源 １２ 第１図 第２図 第３図 第４ｒｉ！Ｊ 第５図
グを示す断面図、第２図は本発明の方法によるポリシリ
コン層のパターニングを示す断面図、第３図は拡散炉の
概略断面図、第４図はバレル型プラズマエツチング装置
の概略断１ｉｉｓ、第５図はＲＩＢ ｍエツチング装置
の概略断面図である。 １−・シリコン基板、２−二酸化シリフン（ｓｌも）酸
化膜、３ 、２ｍ 、 ２ぎ、 ２１−ボ□シ％ｌコン
層。 ４−レジスト膜、５−・りんけい酸ガラス絶縁膜。 ３１ 、４１ 、５１−・・チ３−７パー、８２．４Ｂ
−クエ＾。 ４２・−高周波コイル、Ｓｌ、 １４一対向電極、５５
−高周波電源 １２ 第１図 第２図 第３図 第４ｒｉ！Ｊ 第５図
Claims (1)
- 【特許請求の範囲】 ポリシリコン層への不純物（ｐ）ドーピングＶ、拡散ａ
Ｋよって行ない、イオン打込み法によって行ない、ＩＡ
該ポリシリコン層内の不純物（１）１１１度に匈配會も
たせる工程、轟該ボシシリッン層にｖ９ｘ）ＩＩｉｋＷ
ｋ布し、光照射によるパターニングを行なった後、プラ
ズマエツチングを行ないボψシｖ３ノ層上層部にサイド
エツチングをなし。 しかる後！！鳶履スパッタリング義装を用いてエツチン
グを行ない。ポリシリフン層Ｖ形成するｌ１から威るこ
とＶ特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288281A JPS584932A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10288281A JPS584932A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584932A true JPS584932A (ja) | 1983-01-12 |
| JPH0359577B2 JPH0359577B2 (ja) | 1991-09-11 |
Family
ID=14339233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10288281A Granted JPS584932A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584932A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181539A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60735A (ja) * | 1983-06-16 | 1985-01-05 | Pioneer Electronic Corp | 電極の形成方法 |
| JPS6025249A (ja) * | 1983-07-22 | 1985-02-08 | Pioneer Electronic Corp | 半導体装置の製造方法 |
| US5316616A (en) * | 1988-02-09 | 1994-05-31 | Fujitsu Limited | Dry etching with hydrogen bromide or bromine |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118673A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS5470771A (en) * | 1977-11-16 | 1979-06-06 | Cho Lsi Gijutsu Kenkyu Kumiai | Dry etching method |
| JPS5487172A (en) * | 1977-12-23 | 1979-07-11 | Hitachi Ltd | Manufacture for simiconductor device |
-
1981
- 1981-06-30 JP JP10288281A patent/JPS584932A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118673A (ja) * | 1974-03-01 | 1975-09-17 | ||
| JPS5470771A (en) * | 1977-11-16 | 1979-06-06 | Cho Lsi Gijutsu Kenkyu Kumiai | Dry etching method |
| JPS5487172A (en) * | 1977-12-23 | 1979-07-11 | Hitachi Ltd | Manufacture for simiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181539A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60735A (ja) * | 1983-06-16 | 1985-01-05 | Pioneer Electronic Corp | 電極の形成方法 |
| JPS6025249A (ja) * | 1983-07-22 | 1985-02-08 | Pioneer Electronic Corp | 半導体装置の製造方法 |
| US5316616A (en) * | 1988-02-09 | 1994-05-31 | Fujitsu Limited | Dry etching with hydrogen bromide or bromine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0359577B2 (ja) | 1991-09-11 |
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