JPS59214240A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59214240A
JPS59214240A JP58080503A JP8050383A JPS59214240A JP S59214240 A JPS59214240 A JP S59214240A JP 58080503 A JP58080503 A JP 58080503A JP 8050383 A JP8050383 A JP 8050383A JP S59214240 A JPS59214240 A JP S59214240A
Authority
JP
Japan
Prior art keywords
film
contact hole
wiring
etching
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58080503A
Other languages
English (en)
Inventor
Chuichi Takada
高田　忠一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58080503A priority Critical patent/JPS59214240A/ja
Priority to US06/605,908 priority patent/US4545851A/en
Priority to IE1142/84A priority patent/IE57370B1/en
Priority to DE8484303061T priority patent/DE3485160D1/de
Priority to EP84303061A priority patent/EP0125133B1/en
Publication of JPS59214240A publication Critical patent/JPS59214240A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置の製造方法に於けるコンタクト・ホ
ールの形成工８ＶＣ係９、特に多重配線構造に於いて層
間絶縁膜に配線コンタクト・ホールを形成する方法に関
する。
（ｂ）　　従来技術と問題点 多層配線構造の半導体装置の製造工程に於て、層間絶縁
膜に配線コンタクト・ホールを形成するに際して、上層
の配線体例えばアルミニウム（Ｍ）膜の良好なスデップ
・ガバレージが得られるようなデーパを有するコンタク
ト・ホールを形成するために、従来は四ふっ化炭素（Ｃ
Ｆ４）十酸素（０２）等からなる反応ガスを用い、且つ
エツチング・ノートラ下げてレジスト・マスクの温度上
昇を低く仰えながら何つバレル型のプラズマ・エンチン
グ方法（バッチ夙、Ｉ３りが用いられていた。絹１図（
イ）は上記従来方法に於て適正条件で形成されたコンタ
クト・ホールの断面形状を示した模式図で、図中１は−
［層ＡＣ配勝、２は層間絶縁膜、３はレジストマスク、
４はコンタクト・ホール、５はアンダ・カット都である
。
近時ウェーハ・プロセスの自動化が４１し進されている
が、上記コンタクト・ホールの形成工程を自動化ライン
に組み込む際には、従来のＪ：″）ンよハツチ処理は不
適当であり、どうしても枚葉式もしくは一枚取りの処理
方式にせざるを得ないが、その場合エツチング時間の短
縮を図るために上記プラズマ・エツチングに於けるエツ
チング・レートを大幅に上昇させる必要が生じて来る。
しかしながらプラズマ・エツチング方法に於て、エッヅ
ーンダ・レー）・を上昇させる際にはプラズマの温度上
昇を伴うので、レジスト・マスク〃；直にプラズマ中に
曝されている前記従来のエツチング方法に於−Ｃは、エ
ンチング中にレジスト・マスクの温１則がノ黴ズーンに
よって与えられる熱によってその軟化ｘＪをｒ欽−る温
度−まで上昇する。そして該レジスト・マスク自体がポ
ジ・レジストの場合、１２０［Ｃ］）ｌ”召屹、ネガ・
レジストの場合１６０　（０］程Ｈｙ眉、上に昇温−４
−ると、ｉ％　１　ｌ’ス１（ロ）に示す模式図のよう
Ｖこ、エツチングの途甲でレジスト・マスク３がコンタ
クト・ホール４の側面に沿ってだれ下がるような変形を
起こし、−七のためにコンタクト・ホール４の側面に、
例えｐｊ：　ＡＡ股等の上層配線体（図示せず）のスカ
ップ・ガバレージを著しく損なうようなひさし状の突起
部６ができる。（１は下＃Ａｉ配線。
２はｊ％曲肥赤ルｋ） 上；１己理山により、従来用いられていたフ゛ラズマエ
ッチング方法ケ自動化プロセスに組込んだ際には、上層
配線体の断線や品質低下を招き、多層配線構造の半導体
装置の製造歩留まりや信頼性が低下するという問題があ
った。
Ｃｅ）　　発明の目的 本発明は、配線体の良好なスカップ・ガハレージが倚ら
れるような形状のコンタクト・ホールを高エツチング・
ンートで形成する方法を提供するＪ もので、１＋Ｉす、での目的とするとこ／ＳＶｉ記問題
点を除去することにある。。
（ｄ）　　発明の構成 即ち本発明は半導体装置の製造方法Ｑて於て、半導体基
板上の杷ｂＩ：膜にコンタクト・７ｊ、−ルを形成する
に際して、レジスト膜をマスクにし、該半導体基板をそ
の底面から前記レジスト膜ｋが軟化する８腿に加熱しつ
つ、プラズマ発生領域分離方式のケミカル・ドライ・エ
ツチング方法により該絶縁膜を透択エッテノグする工程
を有することを特徴とする。
（ｅ）　　発明の実施例 以下本発明を実施例について、図を用いて詳細に説明す
る。
第２図（イ）乃至に）は本発明の一実施例に於ける工程
断面図で、第３図は同実施例に用いたプラズマ発生室分
離型ケミカル・ドライ・エツチング装置の構造模式図で
ある。
本発明の方法を用いて多層配線構造の半導体装置を形成
するに際しては、第２図（イ）に示すように、通常のバ
イポーラ型半導体装置若しくはＭＩＳ型半導体装置の製
造方法に従って半導体素子の形成を終９１表面に多くは
図示しない二酸化シリコン（Ｓｔ０２）Ｍが形成されて
いる半導体基板１１上に、通常の化学気相成長（ＣＶＤ
）法を用いて９ん珪酸ガシス（１）　Ｓ　Ｇ　）膜を形
成し、該ＰＳＧ膜と前記５ｉＯｚ膜とよシなる下層絶縁
膜１２に例えば、ＣＦ、をエンチャントとして用いるリ
アクティブ・イオン・エツチング（ＲＩＥ）法等をエッ
チ７グ手段に用いる伯、常７メト・リングラフィ技術に
よυ′成極コンタクト・ホール１３を形成し、次いで例
えば前記ＰＳＧ膜のりフロー処理を行って前記電極コン
タクト・ホール１３になだらかなテーバを形成し、通常
のプラズマ・スパッタ法等によシ該下層絶縁膜１２上に
配線体層例えばアルミニウム（Ａｆ’、　）層を形成し
、エッチ７７手段に塩素（Ｃｔ）系のガスをエッチャン
トとして用いる通常のフォト・リングラフィ技術により
前記Ａｅ層のパターニングを行って、前記半導体素子の
機能領域である拡散領域１４に接続する下層Ｍ配線１５
を形成する。なお該下層Ａ１．配線１５の下部（では多
結晶Ｓｉ層に図示せず）を設けることもある。次いで通
常通りＣＶＤ法を用い、該下ノ脅Ｍ装置１ｐ＋ｉ形成面
上牙例えば１〔μｍ）程度の厚さのＩｊ　Ｓ　Ｇ　ＪＶ
Ｊ間絶間膜縁膜１６成し、該層間絶縁膜１６上に例えば
１．５〔μ杓程度の厚さのポジ・レジスト膜１７を塗布
形成し、通常の露光技術によシ該ポジ・レジスト膜１７
に配線コンタクト・ホール形成面を表出する開孔１８を
形成する。
仄いて本発明の方法に於て（ｆ」：、上記被処理ン、シ
板Ｓを例えば第３図に模式的に示すような枚葉式のプラ
ズマ発生室分離型ケミカル・ドライ・エツチング装置の
エツチング室内の加熱装置Ｈ上にローディング・カセッ
トＬＣ，コンベアＣＢ等を介して挿入し、該被処理基板
Ｓを加熱装置Ｈによシ加熱しながらプラズマ発生室に於
て活性化された反応ガスによシ前記ポジ・レジスト膜１
７をマスクにしてＰＳ、Ｇ層間絶縁膜１６の選択エツチ
ングを行う。この除ガス制御システムを介して流入され
る反応ガスは例えばＣＦ４と０□との混合ガスであシ、
その混合割合は＝＋えば８０：２０程度である。そして
該反応ガスは通常の２．４５（ＧＨｚ）、Ｉ　ＣＫＷ）
程度のマイクロ波によシプラズマ発生室に於て励起活性
化されエツチング室内に流入され、自動排気システムＶ
ｃ　ｊ　’）所定の排気がなされてエツチング室内が例
えば０．３［Ｔｏｒｒ）程度の反応ガス圧に保たれた状
態で、上記ポジ・レジスト膜１７をマスクにした場合は
、基板Ｓを１２０〜１６０１：’Ｏ）に加熱した状態で
ＰＳＧ層間絶縁ＪＩＩｉ１６の選択エツチングが於てＵ
Ｃはアンローディング・カセット、Ｇはゲート、Ｎ２は
窒素を示す。
このように底面から被処理基板Ｓを加熱した状態で活性
化された低温の反応ガス（上記プラズマ発生阜分離型の
ケミカル・ドライ・エツチング装置に於ては活性化され
た反応ガスの温度は低温である）によってエツチングを
行うと、ポジ・レジスト膜が基板側から軟化温度近傍に
加熱されるため、第２図（ロ）に示すようにエツチング
中にボン・レジスト膜１７は開孔１８の周辺に於て上方
に除々に丑〈れあがるために、該開孔１８下部のＰＳＧ
層間絶縁ｊ換１６に形成される配線コンタクト・ポール
１９の側面２０はなだらかな斜面状に形成される。なお
前記レジスト膜１７が上方にまくれ上がる現象は、プラ
ズマ発生領域分離方式を採用しごいるため、該レジスト
膜１７が基板を介して軟化温度近傍に加熱された状態で
上面が低温の反応ガスで冷されて収縮するために生する
ものである。
＾“３２図（ハ）は上記エツチングを終ってポジ・レジ
スト（マスク）膜１７を除去した状態を示したものであ
る。
以後上記配線コンタクト・ホール１９の形成を終った被
処理基板上に通常の例えばプラズマ・ノ、バッタ法等に
より厚さ１〔μｍ〕程度のＡｌ１層を形成し、次いで通
常通シエッチング手段に例えばＣｔ系ろ の反応ガスによ７ＲＩＥ法を用いるフォト・リングラフ
ィ技術によシ前記Ｍ）＠のパターニングを行い、第２１
メ１に）に示すようにＰＳＧ層間絶縁膜１６上に配線コ
ンタクト・ホール１９を介して下層Ｍ配線１５と接続す
る上ＷｊＭ配線２１を形成する０なお該実施声］に於て
は、前述したように配線コンタクト・ホール１９の側面
２０はなだらかな余１面状に形成されているので上層Ｍ
層のガスレージは極めて良く、従って該配線コンタクト
・ホール１９部に於て上記上層ＡＩ！配線に断層が形成
されることかない。
そしてこの後Ｎ４くしないが、表面保護絶縁ｊル１の形
成前がなされて多層配線構造の半導体装置が完成する。
上記実施例に於てはケミカル・ドライ・エツチングのマ
スクにポジ・レジスト膜を用いたが、該エツチング・マ
スクはネガ・レジスト膜であってもよい。但し、ネガ・
レジスト膜をマスクに用いる際には基板加熱を１６０〜
２００１’ｏｌ　程度に行う必要がある。又反応ガスの
種類２組成等は上記実施例に限らない。
更に又本発明の方法は層間絶縁膜にＰＳＧ以外の絶縁膜
（ポリイミドを含む）を用いる際にも適用され、配線材
料の種類には勿論関係なく部用できる。
（ｆ）　　発明の効果 以上欣、明したように本発明によれげ層間絶ｈ：膜の配
線コンタクト・ホールの側面がなだらかな斜面Ｊ：に形
成されるので、該コンタクト・ホール部での上層配線の
断線や品仙低下が防止孕れ、多層配線構造の半導体装置
の製造歩留まりや信頼性が向上する。
【図面の簡単な説明】
第１図（イ）は従来のプラズマ・エツチング方法に於て
ホ正条件で形成されたコンタクト・ホールの断面図、；
Ａ１図（ロ）は従来゛方法でレジスト・マスクの温度が
上昇した際のコンタク、ト・ホールの断面図、第２図（
イ）乃至に）は本発明の方法の一実施例に於ける工程断
面図で、第３図は同一実施例に用いたプラズマ発生室分
離型ケミカル・ドライ・エツチング装置の構造模式図で
ある。 図に於て、１１は半導体基板、１５は下）曽アルミニウ
ム配線、１６はシん珪酸ガラス層間絶縁風１７はポジ・
レジスト膜、１８は開孔、１９は配線コンタクト・ホー
ル、２０は側面、２１は上層アルミニウム配線、Ｓは被
処理が二板、■は加熱装置、ＣＢはコンベアを示す。 第１Ｉｇ （イン ＃　Ｚ　図 不３　図 手続補正書（自発） １す（ｆ’ｌの表引 昭和５７１”Ｊ、ｉ’Ａ’ｌ’Ｎｎ第５．　、５υ３シ
ｊ２発明の名（４半導体装置の製造方法 ３？ｉｌｉ止＾・４るど ・ｊ警１’ｌとの閏ｆ１″ｌ’４＋□ｉ’ｌ’１ｖｉｊ
ｊ人１１１す１　神全用県用崎山中ハ：１）メ１−・ｊ
・Ｉｌｌ中１０１５番地（５２２）　ｊ’、（う富士通
株式会社４　代　　岬　　　人　　　　　１ｉＩｉｌｊ
　　神６・川県川ＩＭ、ｌ山中Ｉｔ；１ス１ＩＩｉｌｌ
中１０１５番地富士通株式会社内 ７　補　止　の　）１　象　明＃Ｉ書の特許請求の範囲
の欄および発明の詳細な説明の欄８補ＩＩの内（Ｆ別紙
の通り　　−１ （１）体願明細書の特許請求の範囲を次Ｏとおり補正す
る。 なう工程を有することを特徴とする半導体装置の製造方
法。」 （２）本願明細書第４頁第１２行〜第１８行を次のとお
り補正する。 ［−導体基板上の被エツチング膜を所定）くターンのレ
ジスト膜をマスクにしてエツチングするに際し、該半導
体基板をその裏面側から加熱しつつ、該加熱温度より低
い温度の活性ガスを供給して行なう工程を有することを
特徴とする特

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上の絶縁膜にコンタクト、ホールを形成する
    に際してレジスト膜をマスクにし、該半導体基板をその
    底面からの前記レジスト膜が軟化する程度に加熱しつつ
    、プラズマ発生領域分離方式のケミカル・ドライ・エツ
    チング方法によシ該絶縁膜を選択エツチングする工程を
    有することを特徴とする半導体装置の製造方法。
JP58080503A 1983-05-09 1983-05-09 半導体装置の製造方法 Pending JPS59214240A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58080503A JPS59214240A (ja) 1983-05-09 1983-05-09 半導体装置の製造方法
US06/605,908 US4545851A (en) 1983-05-09 1984-05-01 Etching method for semiconductor devices
IE1142/84A IE57370B1 (en) 1983-05-09 1984-05-08 A method of etching for use in semiconductor device fabrication
DE8484303061T DE3485160D1 (de) 1983-05-09 1984-05-08 Verfahren zum aetzen verwendet bei der herstellung von halbleiteranordnungen.
EP84303061A EP0125133B1 (en) 1983-05-09 1984-05-08 A method of etching for use in semiconductor device fabrication

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58080503A JPS59214240A (ja) 1983-05-09 1983-05-09 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS59214240A true JPS59214240A (ja) 1984-12-04

Family

ID=13720110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58080503A Pending JPS59214240A (ja) 1983-05-09 1983-05-09 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US4545851A (ja)
EP (1) EP0125133B1 (ja)
JP (1) JPS59214240A (ja)
DE (1) DE3485160D1 (ja)
IE (1) IE57370B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989970A (en) * 1994-06-08 1999-11-23 Nippondenso Co., Ltd. Method for fabricating semiconductor device having thin-film resistor

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719498A (en) * 1984-05-18 1988-01-12 Fujitsu Limited Optoelectronic integrated circuit
AT396998B (de) * 1985-12-09 1994-01-25 Ottosensors Corp Messeinrichtungen und rohranschluss sowie verfahren zur herstellung einer messeinrichtung und verfahren zur verbindung von rohren mit einer messeinrichtung bzw. zur herstellung von rohranschlüssen
DE3786364T2 (de) * 1986-04-14 1993-11-18 Canon Kk Verfahren zur Herstellung einer niedergeschlagenen Schicht.
US4830706A (en) * 1986-10-06 1989-05-16 International Business Machines Corporation Method of making sloped vias
JPS63104425A (ja) * 1986-10-09 1988-05-09 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション バイアの形成方法
US4735820A (en) * 1987-05-18 1988-04-05 International Business Machines Corporation Removal of residual catalyst from a dielectric substrate
US5344525A (en) * 1991-01-29 1994-09-06 Micron Technology, Inc. Process for etching semiconductor devices
US5962345A (en) * 1998-07-13 1999-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce contact resistance by means of in-situ ICP
JP4536309B2 (ja) * 1999-11-15 2010-09-01 東レエンジニアリング株式会社 樹脂フィルムの乾式エッチング方法及びその装置
US7160665B2 (en) * 2002-12-30 2007-01-09 International Business Machines Corporation Method for employing vertical acid transport for lithographic imaging applications
US20050133479A1 (en) * 2003-12-19 2005-06-23 Youngner Dan W. Equipment and process for creating a custom sloped etch in a substrate
DE102009012230B4 (de) * 2009-03-07 2012-07-26 Deutsche Cell Gmbh Vorrichtung und Verfahren zum einseitigen Entfernen einer dünnen Schicht von einem Halbleiter-Substrat

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5324303A (en) * 1976-08-19 1978-03-07 Still Carl Friedrich Device for autmatically and periodically switching regenerative heating of coke oven battery and changing kind of heating gas
JPS5341076A (en) * 1976-09-27 1978-04-14 Toshiba Corp Process for treating bulb wastes containing mercury

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986912A (en) * 1975-09-04 1976-10-19 International Business Machines Corporation Process for controlling the wall inclination of a plasma etched via hole
JPS56114319A (en) * 1980-02-14 1981-09-08 Fujitsu Ltd Method for forming contact hole
US4415606A (en) * 1983-01-10 1983-11-15 Ncr Corporation Method of reworking upper metal in multilayer metal integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5324303A (en) * 1976-08-19 1978-03-07 Still Carl Friedrich Device for autmatically and periodically switching regenerative heating of coke oven battery and changing kind of heating gas
JPS5341076A (en) * 1976-09-27 1978-04-14 Toshiba Corp Process for treating bulb wastes containing mercury

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989970A (en) * 1994-06-08 1999-11-23 Nippondenso Co., Ltd. Method for fabricating semiconductor device having thin-film resistor

Also Published As

Publication number Publication date
US4545851A (en) 1985-10-08
EP0125133A2 (en) 1984-11-14
EP0125133A3 (en) 1988-01-13
IE841142L (en) 1984-11-09
DE3485160D1 (de) 1991-11-21
IE57370B1 (en) 1992-08-12
EP0125133B1 (en) 1991-10-16

Similar Documents

Publication Publication Date Title
JPS59214240A (ja) 半導体装置の製造方法
KR940005723B1 (ko) 반도체 장치
JPS59114829A (ja) 窒化シリコン膜の製造方法
JPH0456453B2 (ja)
JPS583252A (ja) 半導体集積回路装置
JP2531173B2 (ja) 半導体装置の製造方法
JP2646878B2 (ja) 半導体装置およびその製造方法
JPH0878414A (ja) 半導体装置およびその製造方法
JPS5943549A (ja) アルミニウム配線層の形成方法
JPS584932A (ja) 半導体装置の製造方法
JPS59191354A (ja) 半導体装置の製造方法
JPH06204341A (ja) 半導体装置の製造方法
JPS62163345A (ja) 半導体装置の製造方法
JPS63262856A (ja) 半導体装置の製造方法
JPH02268443A (ja) 半導体装置
EP0053484B1 (en) A method for fabricating semiconductor device
JPS6038854A (ja) 半導体装置の製造方法
JPH0336727A (ja) 半導体装置の製造方法
JPH02152258A (ja) Ｌｓｉ用中間酸化膜の製造方法
JPS63293859A (ja) 半導体装置
JPH02181952A (ja) 平坦化方法
JPS59225529A (ja) 絶縁層の平坦化方法
JPS5917540B2 (ja) 半導体装置の配線形成方法
JPS61174638A (ja) 電極金属配線パタ−ンの形成方法
JPH03125461A (ja) アニール方法