JPS639391B2 - - Google Patents

Info

Publication number
JPS639391B2
JPS639391B2 JP54025012A JP2501279A JPS639391B2 JP S639391 B2 JPS639391 B2 JP S639391B2 JP 54025012 A JP54025012 A JP 54025012A JP 2501279 A JP2501279 A JP 2501279A JP S639391 B2 JPS639391 B2 JP S639391B2
Authority
JP
Japan
Prior art keywords
layer
superconducting
etching
layers
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54025012A
Other languages
English (en)
Other versions
JPS54125996A (en
Inventor
Uoorin Jirii Junia Don
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
YUNISHISU CORP
Original Assignee
YUNISHISU CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by YUNISHISU CORP filed Critical YUNISHISU CORP
Publication of JPS54125996A publication Critical patent/JPS54125996A/ja
Publication of JPS639391B2 publication Critical patent/JPS639391B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S505/00Superconductor technology: apparatus, material, process
    • Y10S505/80Material per se process of making same
    • Y10S505/815Process of making per se
    • Y10S505/816Sputtering, including coating, forming, or etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 開示の概要 離隔された電気的コンダクタ間に配置された絶
縁体材料の極めて薄い層にサブミニアチヤ級のボ
アを形成するプロセスが開示されており、顕微鏡
的断面の更に一つのコンダクタによつてそれらコ
ンダクタ間の連結を許し、それらの寸法は容易に
制御できる。該方法は、Josephsonの超伝導装置
の如き用途に用いられる弱いリンク・コンダクタ
を信頼性をもつて再現する。
発明の背景 発明の分野 こゝに記載される発明は、ミニアチヤ多層電子
装置の製造方法とその製品に関し、更に詳しく
は、斯る装置の離隔された導電層間のサブミニア
チヤ電気的コンダクタの形成のための層状構造の
形成に関する。
先行技術の記述 薄い絶縁フイルムにサブミニアチヤ級の直径の
孔を形成するために、当業技術分野に於て一般的
に行なわれていた従来方法は、フオトレジスト・
マークを介して斯る孔をエツチングすることに一
般に基礎を置いていたが、しかしこの目的のため
の従来のフオトレジスト技術の利用は一ミクロン
以上の寸法に限られていた。電子ビーム・リトグ
ラフ技術は小さい孔を生ぜせしめるためのマスク
の製造の可能性を与えたが、しかし斯るマスクを
用いて化学的(湿式)エツチングが利用されると
きは、該マスクの直下の材料の苛酷なアンダカツ
テイングを生じ、ボアの直径寸法を充分に有効に
制御することができなかつた。従来のプラズマ又
はイオン吹込エツチング(乾式)法が利用される
ときは、最小限度のアンダカツテイングが所望通
りに達成されるが、これら後二者の方法に於て典
型的な活性ガス環境にさらされるときは、典型的
レジスト材料は急速に破壊され、それ故満足すべ
き製品が信頼をもつて得ることができず、したが
つてまた高価なものとなつていた。他方、弱いリ
ンクの超伝導装置は標準的なエレクトロン・レジ
スト技術を用いて二酸化珪素層にミクロン級の孔
をパターンづけ、エツチングすることによつて首
尾よく製造されて来たが、1977年9月26日に出願
され、スペリ・ランド・コーポレーシヨンに護渡
された“マルチプル・ウイーク・リンク・スキツ
ド”に関する米国特許出願第836452号に於て、
Harry Krogerによつて記述された如き超伝導装
置に於てサブミクロン級のコンダクタを通す斯か
る孔を生ぜしめる、より信頼度の高い方法の必要
が示されている。超伝導装置は商業的な信号処理
装置及びコンピユータに競つて使用される広凡な
可能性を持つているので、信頼性があり、容易に
反復可能であり、廉価な方法が望まれている。
発明の要約 本発明によれば、二つの離隔した導電層間に介
在せしめられるべき絶縁材料の極めて薄いデユア
ル・コンポーネント層にサブミクロン級の直径の
ボアを形成する方法が提供される。該方法は、孔
を介して離隔された導電層の連結が更なるサブミ
クロン級の直径のコンダクタによつて許容され、
その寸法は予言可能に且つ正確に制御され得る。
上方の絶縁コンポーネント層は、ボアの狭い寸法
を正確に規定する穴あけされたマスクとして役立
ち、より重要なことには、接続する弱いリンクそ
れ自体の精密な直径を規定する。一つのマスク・
パターンとして最初に機能している間、第一のコ
ンポーネント層は、最終的な新規な構造の一部分
として留まり、絶縁構造の一体的部分を形成す
る。本発明はフオトリトグラフイのみを用いて得
られたものに勝る増進された解像度
(resolution)を与え、しかも電子ビーム・レジ
ストの耐性の欠除を伴なつた従来方法に於ける関
連した諸問題をも解決している。
好適な具体例の説明 本発明に於ける方法及び構造は、先に述べた米
国特許出願第836452号に開示されたマルチプル・
ウイーク・リンク・スーパーコンダクテイング・
クオンタム・インタフエアレンス装置(SQUID)
を高度に完成せしめることに関しており、その主
たる特徴は第1及び2図の頂面図及び立断面図に
於て夫々図示されている。先の特許出願の装置
は、超伝導材料の下方の層10と、同様のその上
に重ねられた層11とを含んでいることが理解さ
れよう。層10及び11は、如何なる超伝導材料
で形成されても良いが、望ましくはニオブの如き
耐火性金属(refractory metal)を用いる。層1
0と11の間には電気的絶縁層12が配置されて
いる。該装置の実際的な具体例では、二酸化珪素
の絶縁層12を用いており、それは約3000オング
ストロム単位の厚さに下方の超伝導層10上にデ
ポジツトされている。別な厚さの適当にデポジツ
トされた他の絶縁材料が利用され得ることは理解
されよう。例えば、若し絶縁層が電気的な導通を
防止すべく充分に厚ければ、スパツタされた珪素
又はゲルマニウムが低温学的絶縁層として用いら
れ得る。1000及び3000オングストロム・ユニツト
の間の珪素層が用いられて来た。ガラスの化学的
に蒸着された層もまた、一酸化珪素の蒸着層と同
様に用いられ得る。好ましくは、該絶縁層12
は、Josephsonのトンネリング(Josephson
tunneling)を有意義に支持しないように構成さ
れる。
先行発明によれば、二つの弱いリンク13及び
14があつて、下方の超伝導層10を上方の超伝
導層11に接続している。この弱いリンク13及
び14は、絶縁層12に極めて小さい直径の孔1
5及び16を設け、超伝導層11が絶縁層12上
にデポジツトされるとき超伝導材料で充満せしめ
られることによつて形成される。孔15及び16
は、約1ミクロンの直径を持つのが良い。二つ以
上の弱いリンクが絶縁層12に設けられ得ること
は理解されよう。更に1ミクロンの寸法は例示的
なものであつて、弱いリンク特性を支持するのに
他の寸法が用いられ得ること、そしてその主たる
基準はその長さと幅が従来の超伝導コヒーレンス
長さに凡そ等しいかそれよりも小さいことであ
る。
一つの領域17が図示されており、それは点線
で示されているように弱いリンク13及び14と
絶縁層12に近接する上方及び下方の超伝導層1
0及び11の表面によつて概ね境界づけられてい
る。その総有効領域は、該超伝導材料内への磁界
の浸透の深さによつて規定され、その浸透の深さ
は、通常のロンドン浸透深度(the conventional
London penetration depth)λによつて与えら
れる。層10から層11へのSQUIDを通る臨界
電流の制御は、領域17を通る磁束によつて与え
られる。
第3図を参照すると、その図に於ては同様の参
照数字は第1及び2図と同様の構成部分を示して
いるが、第1及び2図のSQUIDのより詳細な、
より完全な断面図が示されてる。当該技術の熟達
者には良く知られているように、超伝導
Josephson論理回路及びメモリ回路は、概して平
面的な装置であつて、その各素子は超伝導マイク
ロウエーブ・グラウンド平面上にデポジツトさ
れ、該装置の超伝導ラインはそれらに関してマイ
クロウエーブ条片伝送ラインを形成している。従
つて、第2図の下方の超伝導層10は、第3図に
於てはマイクロウエーブ条片伝送ライン誘電体層
21によつて分離されている超伝導グランド平面
20上にデポジツトされている。グラウンド平面
20は、通常は酸化表面8を有するシリコンの基
質層9上にデポジツトされる。該グラウンド平面
20は、例えば基質表面8上に、1000乃至5000オ
ングストロム単位の厚さにデポジツトされたニオ
ブのスパツター層であつても良く、スパツタ二酸
化珪素から成る誘電体層21又はグラウンド平面
20上にデポジツトされた非結晶シリコンから成
る誘電体層21を有する。超伝導層10及び11
の超伝導マイクロウエーブ条片エクステンシヨン
22及び23は夫々誘電体層21上にデポジツト
され、例えばSQUIDがアクテイブ・スイツチと
して利用される超伝導Josephson論理回路又は記
憶回路の一部を構成する。
超伝導層11上にデポジツトされた更に一つの
絶縁層24は、制御ライン25を層11から電気
的に絶縁するよう機能する。制御ライン25は条
片10及び11と平行に、少なくも弱いリンク1
3及び14の領域に於てデポジツトされた超伝導
条片である。実際の回路では、制御ライン25は
エクステンシヨン22及び23上に重なつて実際
に延長しておらず、それらのマイクロウエーブ伝
送ライン特性を崩壊させないようにしなければな
らないことが理解されよう。制御ライン25を流
過する電流は制御磁束挿通領域(第2図)に磁界
を生じ、斯くて弱いリンク13及び14を通過す
る電流の制御を与える。超伝導グラウンド平面2
0は、マイクロウエーブ条片10及び11内を流
れる電流によつて生ずる全ての磁界を磁界源とし
てグラウンド平面20の同じ側に制限するよう機
能する。斯くて、グラウンド平面20は、制御ラ
イン25によつて生ぜしめられた磁界の該
SQUIDへの接続を増大させる。上方及び下方の
超伝導層10及び11の夫々を含む平面は、超伝
導グラウンド平面20及び制御ライン25の平面
と実質的に平行であり、弱いリンク13及び14
はそれら平面に関して実質的に直角をなして配置
されている。
動作時に於て、第3図の装置を介してライン2
2及び23間を流れる電流は、制御ライン25を
流過する電流によつて発生されるSQUIDを介す
る磁界により制御される。第4図は、制御ライン
電流がゼロに等しいとき(曲線35)及び制御ライ
ン電流がI1に等しいとき(曲線36)の、SQUID
の電流・電圧特性を示している。該SQUIDの電
流・電圧特性は導線22及び23間に可変の電流
を流し、制御ライン25に与えられる直流電流の
様々な値に関してそれらの間の電圧を測定するこ
とにより得られる。これらの特性は、例えば該
SQUIDに交流電流を流し、制御ライン25に可
変の直流電流を与えることにより、オツロスコー
プ上に好都合に表示され得る。ゼロ制御ライン電
流のための臨界電流ICは、IC0であり、制御ライン
電流I1のための臨界電流はIc1である。斯くて、
該SQUIDへ与えられた外部磁界がゼロであると
き、該SQUIDを通る電流の値は、臨界電流Ic0
ある。制御ライン25を電流I1が通過するとき、
該SQUIDを通過する電流の値は臨界電流Ic1であ
る。
第3図の装置は、ライン25を通る制御電流に
対する該SQUIDを通る臨界電流の最大感度を示
すことが理解されよう。弱いリンク13及び14
を含む平面は、グラウンド平面20並びに上方及
び下方の超伝導層10及び11並びに制御ライン
25を含む平面と実質的に垂直をなしている。斯
くて、弱いリンク13及び14と、上方及び下方
の超伝導層10及び11の内側のロンドン浸透深
度λと一致する平面とによつて境界づけられた領
域17は、ライン25を通る制御電流によつて生
ぜしめられる磁界の方向に対して最大のプロジエ
クシヨンを持つ。所与の制御ライン電流に関して
該SQUIDとリンクする磁束は、この幾可学的配
列に関して最大であり、そしてこの臨界電流は該
磁界それ自体よりはむしろ磁束に依存するので、
該制御電流に対する最大感度が得られる。付言す
れば、その制御感度は、ライン25を通る制御電
流が図面の平面に関してある角度の方向に流れる
ときではなくむしろ13から14への方向に流れ
るか、又はその逆方向に流れたとき最大となる。
該SQUIDによつて支持され得る臨界電流の最
小値に対する臨界電圧の最大値の比率を高く維持
することが有利である。この結果は、弱いリンク
13及び14の個々の臨界電流をできる限り等し
くすることにより達成され、そしてそれは個々の
弱いリンクをできるだけ正確に同じにすることに
より達成される。斯くて、本発明によるSQUID
製造方法の一つの重要な要件は、弱いリンクが互
いに他方と同じ幅と高さとにすることである。殆
んど同等の弱いリンクを得る方法は、当該技術に
於て知られており、それは実質的に均一な厚さの
絶縁フイルムをデポジツトし、上述の米国特許出
願に於て教示されている如く電子ビーム・リトグ
ラフイによつて、それに比較的均一な断面を有す
る孔を設けることである。しかし乍ら、本発明
は、弱いリンク13及び14の如き弱いリンクの
寸法をより精密に制御することの実務家の能力を
拡大する。
再び第3図を参照して、絶縁層21及び24は
絶縁層12のそれとは異なつた機能を与える。絶
縁層12は、該アクチブ装置の弱いリンク13及
び14を上述の如く規定し、該層12の厚さは与
えられた磁界により制御するための該装置の感度
に影響を与える。絶縁層12の厚さ並びにその誘
電定数は、該装置の総括素子相当容量(the
lumped element equivalent capacitance)を決
定する。該絶縁層21は、マイクロウエーブ条片
伝送ライン誘電体であつて、それは該マイクロウ
エーブ回路のグラウンド平面20と条片伝送ライ
ン22及び23との間の電気的な絶縁を与え、そ
してそれらの条片ラインは、夫々該アクチブ装置
の上方及び下方の超伝導層10及び11の延長で
ある。誘電体層21もまた制御ライン25の延長
部分をグラウンド平面20から絶縁する。制御ラ
イン25は、アクチブSQUID装置の近くを除い
ては、ライン22及び23上に直接には存在でき
ないことが理解されよう。ライン22,23,2
5の幅と絶縁層21の誘電定数とは、マイクロウ
エーブ条片伝送ラインの特性又はサージ・インピ
ーダンスを決定する。
第3図の超伝導装置の製造方法は、先に述べた
米国特許出願第836452号に記述された初めの方の
工程と一般に類似した工程で開始され得るが、弱
いリンク13及び14を精密に設ける問題に到達
する前に、弱いリンクの形状を完全にするため
に、他の改良された新規なステツプが導入されて
いる。最初の製造ステツプから先づ記述する。
製造は清浄なシリコン・ウエフアー9を選択す
ることによつてスタートし、その上にニオブ層の
グラウンド平面20、二酸化珪素の絶縁層21、
及び下方ニオブ層10が順次張りつけられる。こ
の数層は、ごく普通の減圧無線周波スパツタリン
グ器内で順次に生成され得る。最初の圧力は約
10-7ミリ・トル(milli―Torr)であり、該シス
テムは、20ミリ・トルでアルゴンが満たされる
(back―filled)。全てのスパツタリング陰極は、
スパツタリング技術で通常行なう如く低電力でプ
リ・スパツタリングによつて吸収されたガス及他
の狭雑物を払拭する。該ニオブ層20は、500ワ
ツトで20分間スパツタリングすることにより、シ
リコン・ウエフアー9上に約4000オングストロム
単位の深さに形成され、ニ酸化珪素誘電体層21
は200ワツトで30分間スパツタリングすることに
より約4000オングストロム単位の深さに形成さ
れ、そして最後にニオブ層10が500ワツトで15
分間スパツタリングすることにより約3000オング
ストロム単位の深さに形成される。これらの工程
中、基板9は水冷されて、スパツタリング工程に
よる半導体材料の温度上界が適度に制御される。
これらのパラメータ値は、特定のスパツタリン
グ・システムの代表値であり、システムの設計に
依存してシステム毎に変化する。
ニオブの下方の超伝導層10は、次に標準的な
フオトレジスト手法によつて処理され、そして湿
化学的、乾化学的、又はスパツター・エツチング
によつて、層10をパターンづけて、図示された
島状パターンとそのエクステンシヨン22を形成
する。本発明によれば、この島状パターン及びエ
クステンシヨン22は、従来のフオトレジスト手
法で、入手可能なポジテイブなフオトレジスト材
料及び標準的な接触マスクを用いてパターンづけ
られることが望ましい。該フオトレジストが現像
された後、ニオブ層10がJacobsの米国特許第
3795557号に一般的に説明されている如き通常の
プラズマ・エツチング・ストリツピング装置内で
好ましくは選択的にエツチングされる。この装置
は酸素及び選択されたハロカーボン・ガス中に於
て比較的高圧の反応プラズマを生じ、現像された
有機フオトレジスト・マスク及び露出した二酸化
珪素をほとんど除去することなしに様々な金属を
エツチングする。本発明の方法によれば、下方の
超伝導層10は、約100ワツト・レベルで約2分
間エツチングされる。二酸化珪素の絶縁層21は
容易にはエツチングされないので、それはエツチ
ング処理の抑制層として作用し得る。
次に、現像されたフオトレジストが、通常の有
機化学的なレジスト剥離剤を用いるか、又は好ま
しくは同一のプラズマ装置に於てエツチング用ハ
ロカーボンガスを完全に酸素に置き換えて操作を
行なうことによつて、ニオブ層10から剥離され
る。剥離は、約5トルの酸素圧下で、400乃至500
ワツトの電力レベルで、10乃至15分間に亘つて行
なわれ、その工程は二酸化珪素又はパターンづけ
られたニオブにさしたる影響を与えずに全てのフ
オトレジストを除去する。良く知られた態様で幾
つかの記述された操作が行なわれて、構成される
べき残余の構造の精密な所望寸法に達するように
ニオブの下方のコンダクタ10に平滑で均一な偏
平な頂部表面を与える。
この新規な方法によれば、第3図の絶縁層12
が次に形成される。詳述すれば、絶縁層12は第
3図の平面に対して直角な平面に於ける断面図で
ある第5図に、より詳細に示されている二つの構
成部分の層12a及び12bを生ぜしめることに
よつて形成される。層12aは、二酸化珪素を
200ワツト・レベルで15分間スパツタリングする
ことにより1000オングストロムの厚さに形成さ
れ、しかる後、非結晶(無定形)絶縁層12b
が、珪素を500ワツト・レベルで5分間に亘り
1000オングストロムの深さにスパツタリングする
ことにより形成される。層12a及び12bを形
成するために、良く知られたスパツタリング手法
が用いられる。全てのスパツタリング工程に於
て、基質層9は水冷プラテンに熱的に密接に接触
して固定され、過熱により損傷を受けないように
そのプラテン上でスパツタリング工程が行なわれ
る。
珪素層12bの表面が、次に電子ビーム・レジ
スト層30(第5図)で被覆されるが、その層は
ポリメチル・メタクリレートの如きその目的に従
来用いられている材料で出来ている。通常のバツ
キング・ステツプが完了しているときは、超伝導
層10上に一定の厚さの均一なフイルム30を得
るのには、普通のスピン・コーテイングが好まし
い。バツキングの後、弱いリンク接続が後に形成
される位置の上方のメタクリレート層の表面が精
密に焦点合わせされた電子ビームにさらされる。
該電子ビーム・レジスト層30が、通常の手法を
用いて現像され、電子にさらされた小さな直径の
領域が除去される。第5図に示された構造が斯く
て完了し、孔31の大きい方の限界は0.5ミクロ
ンの規則正しい直径を有するが、しかし、0.2ミ
クロンの極めて規則正しい直径を有する孔が容易
に実証された。
次に第6図に示された如き構造を形成すべく、
第5図の構造が、普通のプラズマ・エツチング装
置内に導入されるが、その装置は前の工程で用い
られたものと同じもので良く、酸素及び選択され
たハロカーボン又はマサチユーセツツ州、ウオル
サムのLFEコーポレーシヨン社製の専売のガス
DE―100とし販売されているガスを用いる。この
工程で、孔31によつて露出された層12bのシ
リコン表面は、100ワツト・レベルで3トルのガ
ス圧の下に約30分間反応性のある電気的に付勢さ
れた気体のイオン・エツチング・プロセスによつ
てプラズマ・エツチングされる。この反応性のガ
スは、珪素層12bをエツチングし、該反応性ガ
スはそれがシリカ層12aに到達したときそれに
対して、或いはメタクリレート・レジスト層30
に対して比較的僅かな効果しか持たない。該レジ
ストに於ける孔31の直径に関して、このプラズ
マ・エツチング工程に於て珪素層12bが幾分ア
ンダカツトされるけれども、このアンダカツテイ
ングはそれほど重大ではなく、湿式の化学的方法
を用いて同様のエツチングが行なわれた時よりも
遥かに少ない。メタクリレートに代えて、公知の
フオトレジスト材料が用いられ得るけれども、メ
タクリレートが充分に耐久力があり、珪素層12
bに所望の孔がエツチングされるためにプラズマ
射突(Plasma bombardment)の下で充分に長
持ちする。典型的には、0.5ミクロンの孔31は、
シリコン層12bに0.7ミクロンの平均径の孔を
もたらし、シリカ層12aは実質的に影響されな
い。
次に反応性ガスが、プラズマ室から追い出さ
れ、酸素だけを用いて残存するレジストが約350
ワツト・レベルで操作されて約4分間で剥離され
る。しかる後、該装置はプラズマ室から取り出さ
れ、緩衝弗化水素酸中で約1分間エツチングされ
るか、又は、珪素層12bに於ける孔32によつ
て覆われていない部分で主としてシリカ層12a
をエツチングするのに充分な時間に亘つてエツチ
ングされる。弗化水素酸は、それがニオブ層10
をエツチングせず、又はシリカ層12aを重大な
程度にエツチングしないので選択され、斯くて孔
32はその形状を保持し、ニオブ層10は侵食さ
れない。該シリカ層12aはこの酸エツチングに
よつてアンダカツトされていることが観察される
が、しかし、これは重大な影響をもたない。珪素
層12bとそれを貫通する孔32とは、もとの
まゝに留まり、酸エツチングによつて影響されな
い。該珪素層12bは、該構造物の恒久的な絶縁
部分として残るが、またこの新規な方法により行
なわれるべき次の工程のためのマスクとして中間
的な目的にも役立つ。
この次の工程に於て、上方ニオブ層11が、孔
32,33を通る弱いリンク・コネクタ34に沿
つて、及び下方ニオブ層10の頂面と良好に電気
的に接触して珪素層12b上に形成される。第6
図に示された構造は、全ての露出された表面を、
ニオブ層10の露出された頂面をも含めて清浄に
するため、約100ワツトで3分間スパツタリング
によつてエツチングされる。次に約100ワツトで
5分間ニオブの予じめのスパツタリングの挿入工
程の後、約500ワツト・レベルで、約30分間ニオ
ブをスパツタリングする。得られたニオブ層11
は、第7図に示された如く孔32を横切つて延
び、約6000オングストロムの厚さとなり、それは
更に孔32,33を下方に延びて円形の筒状の弱
いリンク・コネクタ34を形成し、それはニオブ
層10と良好な接触を与えている。弱いリンク3
4を囲んで環状の空虚なスペース33′が層12
aに残つており、該珪素層12bは極めて有効な
マスクとして役立ち、その孔32は弱いリンク3
4が均一な直径を有し、再現性のある寸法となる
ことを確定にするのに役立つ。以上記述された本
発明の具体例は、弱いリンク13及び14の一対
によつて説明されたが、二つ以上の斯かる弱いリ
ンクが本発明を実施するために用いられ得る。例
えば、二つを越える弱いリンクは、制御ライン電
流上の臨界電流の依存を変更するのに好都合に利
用され得る。
弱いリンク34の近くにニオブ層11を形成す
ることに加えて、第3図のライン・エクステンシ
ヨン23が同時に形成される。第3図に示された
如き装置を完成するために、ニオブ層11の全て
の不要の部分は、ニオブ層10をパターンづける
のに用いられた如きフオトレジスト及びプラズ
マ・エツチング手法によつて先づ除去される。絶
縁層24は、一酸化珪素を蒸着することにより二
酸化珪素の3000オングストロム単位をスパツタリ
ングすることによつて形成される。絶縁層24の
全ての不要な領域は、標準的なフオトレジスト及
びエツチング手法によつて除去される。交叉絶縁
層24はニオブ層25と11又は23との間、及
び層25と10又は22との間にのみ存在するこ
とが必要である。最終の工程は、制御ライン25
を形成する上方のニオブ層をスパツタリングする
ことである。このステツプでデポジツトされる層
は、関連する回路の部分に関して層22と23と
の間に全ての必要な相互接続を形成するよう機能
することもできるが、その回路の厳密な性質は第
3図の装置が利用されるべきシステムの要件によ
つて決められねばならず、従つて本発明と必じも
拘わりを持たない。
図面を判りやすくさせるために、幾つかの図面
を作成するに当つて、比率や寸法について若干の
変更が加えられていることが、当業技術者には理
解されよう。しかし乍ら、それらの図は大まかに
20000倍の拡大率で表示されていると云つて差し
つかえがない。
本発明によつて利用されたプラズマ・エツチン
グは、弗素及び酸素のラジカルがエツチングが行
なわれる際、表面に於て材料と化学的に相互反応
すべく発生するところの公知の反応プロセスであ
る。酸素及びフルオロカーボンの如き反応性ガス
を用いるイオン・ビーム・エツチング,スパツ
タ・エツチング法を含む普通のイオン・ビーム・
エツチングは、プラズマ・エツチングを行うよう
以上に記載した全てのプロセスに於て置き換えて
も良いことが理解されよう。
本発明によれば、例えば超伝導及び他の電流制
御装置に用られるような薄い絶縁装置に於て、顕
微鏡的なサブミクロン級の直径の孔を形成する新
規な方法が提供されていることが理解されよう。
該方法は、孔の直径よりも相対的に大きい厚さの
絶縁層を貫通する孔の形成を許す。この新規な方
法は、別個の材質の構成要素を選択することによ
り、一方の構成要素の層を比較的厚くし、他方を
薄くしたデユアル・コンポーネント層に、斯かる
極めて小さな孔を成功裡に形成することを許す。
その上方の薄い層は、仮のマスクに於ける電子ビ
ームで生ぜしめられた孔を介してプラズマエツチ
ング又はイオン・ビーム・エツチング(乾式)法
の使用によつてパターンづけられる。下方の構成
要素の絶縁材料は、乾式エツチング工程に関して
抑制層として作用するが、しかしそれは化学的に
(湿式)エツチングされ得る。上方の構成要素の
層は、容易に乾式エツチングされ得るが、しかし
化学的(湿式)エツチングに対して耐性である。
この上方の構成要素の層は、ボアの狭い寸法を規
定する恒久的なマスクとして役立ち、更に重要な
ことには、接続リンクの直径がこのボア内に後に
形成されることである。第一の構成要素の層は、
最初はマスク・パターンとして役立つのである
が、絶縁構造の一体的部分を形成すべくその構造
内に残る。
以上本発明がその好的な具体例に於て記述され
て来たが、以上に用いられた文言は限定的なもの
ではなく説明上の文言であつて、その最も広い意
義に於て本発明の真の範囲及び精神から逸脱する
ことなく、前記特許請求の範囲の要件内で様々な
変更がなされ得ることを理解されたい。
【図面の簡単な説明】
第1図は、現在の方法によつて製造された典型
的な、新規な超伝導装置の頂面図である。第2図
は、第1図の装置の一部分の2―2線に於ける断
面図である。第3図は、第2図に対応する、より
詳細な断面図である。第4図は、第1,2及び3
図の装置の電流・電圧特性のグラフである。第
5,6及び7図は、第3図の部分の断面図であつ
て、その製造方法に於ける工程を示している。 符号の説明、8:基質表面、9:基板、10:
下方超伝導層、11:上方超伝導層、12:電気
的絶縁層、12a:シリカ層、12b:珪素層、
13,14:リンク、15,16:孔、17:領
域、20:グラウンド平面、21:誘電体層、2
2,23:エクステンシヨン、24:絶縁層、2
5:制御ライン、30:電子ビーム・レジスト
層、31,32,33:孔、33′:スペース、
34:リンク、35,36:曲線。

Claims (1)

  1. 【特許請求の範囲】 1 第1および第2の超伝導層が設けられてお
    り、一方の層は他方に重ねられており、 第1および第2の恒久的な絶縁層が、前記第1
    および第2の超伝導層の間に挿入されており、 前記恒久的な絶縁層が、少なくとも1つの通過
    孔を有し、それにより電気的に結合を行う第1の
    超伝導体が、前記第1および第2の超伝導層の間
    に電流を流すように配置されており、 前記第1の恒久的な絶縁層が、第1のエツチン
    グ処理によるエツチングには耐えるが第2のエツ
    チング処理によるエツチングを受け入れる材料か
    ら成り、前記孔の第1の部分を形成し、 前記第2の恒久的な絶縁層が、前記第1のエツ
    チング処理によるエツチングを受け入れる材料か
    ら成り、前記孔の第2の部分を形成するが、前記
    第2のエツチング処理には耐え、 前記第1の超伝導層と前記電気的に結合を行う
    前記第1の超伝導体とが、同じ材料で一体に形成
    されており、 前記恒久的な絶縁層が、前記第1の孔から離れ
    た少なくとも1つの第2の通過孔を有し、それに
    より電気的に結合を行う第2の超伝導体が、第1
    および第2の超伝導層の間に電流を流すように配
    置されており、前記第1および第2の孔は0.5μm
    またはそれ以下の直径を有し、かつ 制御線手段が、第1および第2の超伝導層のす
    ぐ近くにここから絶縁して設けられており、電気
    的に結合を行う前記第1および第2の超伝導体の
    範囲に制御磁界を供給し、ここに流れる電流の流
    通を制御する、 ことを特徴とする電流制御装置。
JP2501279A 1978-03-02 1979-03-02 Subminiature bore and conductor formation Granted JPS54125996A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/882,826 US4176029A (en) 1978-03-02 1978-03-02 Subminiature bore and conductor formation

Publications (2)

Publication Number Publication Date
JPS54125996A JPS54125996A (en) 1979-09-29
JPS639391B2 true JPS639391B2 (ja) 1988-02-29

Family

ID=25381412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2501279A Granted JPS54125996A (en) 1978-03-02 1979-03-02 Subminiature bore and conductor formation

Country Status (5)

Country Link
US (1) US4176029A (ja)
EP (1) EP0004164B1 (ja)
JP (1) JPS54125996A (ja)
DE (1) DE2964037D1 (ja)
IT (1) IT1202900B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263603A (en) * 1978-03-02 1981-04-21 Sperry Corporation Subminiature bore and conductor formation
JPS56150883A (en) * 1979-12-25 1981-11-21 Nippon Telegr & Teleph Corp <Ntt> Josephson switching element
US4430790A (en) * 1980-05-20 1984-02-14 Rikagaku Kenkyusho Method of making a Josephson junction
US4370359A (en) * 1980-08-18 1983-01-25 Bell Telephone Laboratories, Incorporated Fabrication technique for junction devices
US4592132A (en) * 1984-12-07 1986-06-03 Hughes Aircraft Company Process for fabricating multi-level-metal integrated circuits at high yields
WO1995028000A2 (en) * 1994-04-07 1995-10-19 Philips Electronics N.V. Method of manufacturing a semiconductor device with a multilayer wiring structure containing narrow vias
US6331680B1 (en) 1996-08-07 2001-12-18 Visteon Global Technologies, Inc. Multilayer electrical interconnection device and method of making same
US7615385B2 (en) 2006-09-20 2009-11-10 Hypres, Inc Double-masking technique for increasing fabrication yield in superconducting electronics
JP6254032B2 (ja) * 2014-03-28 2017-12-27 住友重機械工業株式会社 Sns型ジョセフソン接合素子の製造方法及びsns型ジョセフソン接合素子製造装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5277695A (en) * 1975-12-24 1977-06-30 Fujitsu Ltd Josephson device
JPS52117554A (en) * 1976-03-30 1977-10-03 Toshiba Corp Manufacturing method of semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588777A (en) * 1968-07-15 1971-06-28 Texas Instruments Inc Superconducting tunneling barriers
US3599009A (en) * 1968-07-19 1971-08-10 Wisconsin Alumni Res Found Neuristor transmission line, learning junction, and artificial neuron
US3837907A (en) * 1972-03-22 1974-09-24 Bell Telephone Labor Inc Multiple-level metallization for integrated circuits
DE2459663C2 (de) * 1974-12-17 1977-01-13 Siemens Ag Verfahren zum herstellen von supraleitfaehigen mikrobruecken
US4096508A (en) * 1975-11-14 1978-06-20 Bell Telephone Laboratories, Incorporated Multiple junction supercurrent memory device utilizing flux vortices
US4060427A (en) * 1976-04-05 1977-11-29 Ibm Corporation Method of forming an integrated circuit region through the combination of ion implantation and diffusion steps
US4076575A (en) * 1976-06-30 1978-02-28 International Business Machines Corporation Integrated fabrication method of forming connectors through insulative layers
DE2629996A1 (de) * 1976-07-03 1978-01-05 Ibm Deutschland Verfahren zur passivierung und planarisierung eines metallisierungsmusters
US4055847A (en) * 1976-08-13 1977-10-25 Nasa Germanium coated microbridge and method
US4087314A (en) * 1976-09-13 1978-05-02 Motorola, Inc. Bonding pedestals for semiconductor devices
US4070501A (en) * 1976-10-28 1978-01-24 Ibm Corporation Forming self-aligned via holes in thin film interconnection systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5277695A (en) * 1975-12-24 1977-06-30 Fujitsu Ltd Josephson device
JPS52117554A (en) * 1976-03-30 1977-10-03 Toshiba Corp Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
EP0004164B1 (en) 1982-11-17
US4176029A (en) 1979-11-27
DE2964037D1 (en) 1982-12-23
IT7920675A0 (it) 1979-03-01
JPS54125996A (en) 1979-09-29
IT1202900B (it) 1989-02-15
EP0004164A1 (en) 1979-09-19

Similar Documents

Publication Publication Date Title
US4172004A (en) Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US4790903A (en) Intermittent etching process
US4548834A (en) Method of producing a Josephson tunnel barrier
JPH0321001A (ja) 超電導集積回路においてモリブデン抵抗器を形成する方法
JPS639391B2 (ja)
US5068694A (en) Josephson integrated circuit having a resistance element
US4370359A (en) Fabrication technique for junction devices
US4263603A (en) Subminiature bore and conductor formation
US5100694A (en) Method for producing edge geometry superconducting tunnel junctions utilizing an NbN/MgO/NbN thin film structure
US4904980A (en) Refractory resistors with etch stop for superconductor integrated circuits
JPS60208873A (ja) ジヨセフソン接合素子の製造方法
JPS58147183A (ja) ジヨセフソン集積回路の製造方法
JPH02298085A (ja) ジョセフソン素子の製造方法
JPS61281523A (ja) コンタクト形成法
JPS61242018A (ja) 半導体装置の製造方法
JPS61144892A (ja) シヨセフソン集積回路の製造方法
JP3267353B2 (ja) サブミクロン面積のエッジ接合を利用した弱接合型ジョセフソン素子の製造方法
JPH058596B2 (ja)
JPS61208879A (ja) ジヨセフソン集積回路の製造方法
JPS58209181A (ja) ジヨセフソン接合素子の製造方法
JPS63224273A (ja) ジヨセフソン接合素子とその作製方法
JPS63226081A (ja) ジヨセフソン集積回路の製造方法
JPH0374514B2 (ja)
JPH02253672A (ja) 高温超電導薄膜回路の製造方法
JPS6143488A (ja) 超伝導コンタクトの製造方法