JPS62169362A - キヤパシタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はキャパシタ装置の構造上の改良に関し、特に半
導体集積回路中に用いるに好適なキャパシタ装置に関す
る。

〈従来の技術〉 従来、特に半導体集積回路中に組み込むタイプのキャパ
シタ装置としては、例えば半導体基板表面上に形成され
た第一の導電性薄膜の上に、半導体基板表面と大体の平
行性を保ちながら適当な誘電体材料を積層し、さらにそ
の上に第二の導電性薄膜を形成し、それら第一、第二の
導電性薄１１ｉをキャパシタ電極としたものが一般的で
ある。

〈発明が解決しようとする問題点〉 周知のように、キャパシタの容量は、間に挟まれる誘電
体材料が同一である場合、対向する一対のキャパシタ電
極面れ１により規定され、大面積になる程、容量は増し
、逆に大容量を要する程、大きな面積の電極を使用しな
ければならない。

しかるに、半導体集積回路用として従来開発されていた
キャパシタ装置においては、上記のように、基板主面と
ほぼ平行な面内において幅と長さにより規定される主た
る面積領域を持つ第一、第二の導電性薄膜ないし第一、
第二電極を形成しなければならず、したがって大容量が
要求されるとそれらの平面面１！１が極めて大きくなっ
て集積密度を損うという重大な欠点があった。

逆に、集積密度の向上のため、キャパシタ装置に限られ
た面積しか許さない場合、到底十分な容量は確保し得す
、したがって例えばダイナミックＲＡＭのメモリ容量等
として用いる場合、信号読み出し時におけるＳ／Ｎ比に
劣るものしか得られなかった。

本発明はこうした点にかんがみて成されたもので、支持
構造体となる半導体基板等、基板部材の厚さを在勤利用
し、平面的な占有面積は微小であっても必要に応じ相当
程度大官■のキャパシタンスを得られるキャパシタ装置
を提供せんとするものである。

く問題点を解決するための手段〉 本発明においては上記目的の達成のため、次のような構
成によるキャパシタ装置を提供する。

基板主面と直交する基板深さ方向に埋設され、幅と長さ
に比して十分薄い厚味部分が上記基板主面に平行になっ
ている第一の導電性部分と；１咳第一の導電性部分にあ
って上記基板内に埋設されている部分の側面に沿って設
けられた絶縁１漠と； 該絶縁膜を挟み上記第一の導電性部分に対向した第二の
導電性部分と； から成り、上記第一、第二の導電性部分を一対のキャパ
シタ電極としたことを特徴とするキャパシタ装置。

〈作用および効果〉 本発明の構成によれば、基板主面において本キャパシタ
装置が占有する面積は、キャパシタ電極としての第一、
第二導電性部分の長さくまたは幅）と厚味、そして絶縁
膜の長さくまたは幅）と厚味によりほぼ決定できる。

したがって、従来のブレーナ型キャパシタ装置のように
、電極自体の長さと幅により規定される面積がキャパシ
タ装置としての面積を支配的に規定していたのと異なり
、少なくとも幅ないし長さの一方に比せば極めて小寸法
で済む厚味の概念が適用されるため、平面的な占有面積
は大きくこれを低減することができる。

一方、幅（または長さ）は、基板深さ方向に規定される
ので、上記のように平面的な占有面積が極めて小さくな
ったにしても、その容量をまで、小容量化させることは
ない。要すれば基板の厚さのほとんどを当該導電性部分
の幅ないし長さのために使うことができ、したがって実
効的な誘電体面積は十分確保できるからである。

こうしたことから、本発明により構成されるキャパシタ
装置は、平面的には極めて狭い占有面積でありながら、
相対的にかなりな容量を持つキャパシタ装置として提供
され、ダイナミックメモリの記憶容量として等、半導体
集積回路には最適なものとなる。

〈実　施　例〉 第１．２図には、本発明の思想に即して構成されたキャ
パシタ装置とその使用例を合せて説明するため、本発明
キャパシタ装置をダイナミックメモリに適用した場合が
示されている。

第１図は構造的な観点からの概略的な斜視図、第２図は
達成されるべき回路系の一部の等価回路図であり、図中
、　ｅｌｌ”’；２２が情報蓄積用キャパシタであって
、本発明のキャパシタ装置はここに用いることができる
。

Ｑ＋＋”（ｈｚは番地選択用トランジスタであり、ｖｓ
は電源電位、Ｌ　、　Ｗ、はワード線、Ｄ、、Ｄ２は共
通ドレイン線路ないしビット線である。

第１図中、領域１２１．１２２は上記番地選択用トラン
ジスタＱ＋＋〜Ｑ２２のドレイン（またはソース）領域
を示し、１４２は同上トランジスタのゲート絶縁膜、　
１３１　、１３２は同上トランジスタのゲート電極兼ワ
ード線（Ｌ　、Ｗ２）　、　１９１２はトランジスタ間
分離領域を示す。

領域２２１．２２２は基板１と整流性接合を形成する導
電性部分で、通常は半導体基板１と逆導電型を有する高
濃度不純物領域または反転層領域として形成することが
できる。

この導電性部分２２１．２２２は本発明要旨中における
第二導電性部分に相当し、これはまた、第一の導電性部
分としての導電性領域１８１．１８２を基板の深さ方向
に埋設するために形成された溝の側面からの不純物拡散
で形成することができるし、第一導電性部分としての導
電性領域１８１．１８２に電圧を印加して溝の側面に反
転層を形成し、これを第二導電性部分２２１．２２２と
して用いることもできる。

一方、本発明の趣旨の通り、当該溝は、第一導電性部分
としての導電性領域１８１．１８２において、幅や長さ
に比せば十分に短い距離で規定されるその厚味部分が基
板主面と平行になるように、平面寸法幅よりも長い深さ
を有するように掘り込まれている。

情報蓄積用キャパシタＣ１ｌ”に２２は、本発明により
、第一導電性部分１８１．１８２と、それらに対し間に
絶縁膜（誘電体膜）１７１を介して対向する第二導電性
部分２２１．２２２により、それら第一、第二導電性部
分をそれぞれキャパシタ電極の一方として構成されてい
る。

したがフて上記のように、溝の深さを深く取れば取る程
、集積密度を減少させることなく、キャパシタンスを増
すことができる。

このため、従来のプレーナ構造によるキャパシタ装置に
おいては高集積密度化を阻む原因となっていた小寸法化
に伴う蓄積可能な信号電荷量の減少問題を回避し、本発
明のキャパシタ装置を用いた場合には最大−桁以上も従
来の限界を打ち破った集積密度および集積度のメモリア
レイを得ることができる。

なおもちろん、上記実施例においては、第一の導電性部
分１８１．１８２の基板内における周面部分の全てに亘
って、絶縁膜１７１を介し第二の導電性部分が臨んでい
たが、上記原理から顕かなように、第一導電性部分１８
１．１８２の周面の一部にのみ、第二導電性部分２２１
．２２２が臨むように形成されていても良い。

【図面の簡単な説明】

第１図は本発明のキャパシタ装置をダイナミックメモリ
アレイに適用した・場合の概略構成図、第２図は第１図
に示された構造における等価回路図、である。 図中、１は基板、１８１．１８２は第一の導電性部分、
２２１．２２２は第二の導電性部分、１７１は絶縁膜、
である。 指定代理人　　　　　　工業技術院 第１図

Claims (1)

1. 【特許請求の範囲】 基板主面と直交する基板深さ方向に埋設され、幅と長さ
   に比して十分薄い厚味部分が上記基板主面に平行になっ
   ている第一の導電性部分と；該第一の導電性部分にあっ
   て上記基板内に埋設されている部分の側面に沿って設け
   られた絶縁膜と； 該絶縁膜を挟み上記第一の導電性部分に対向した第二の
   導電性部分と； から成り、上記第一、第二の導電性部分を一対のキャパ
   シタ電極としたことを特徴とするキャパシタ装置。