JPS6343900B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体記憶装置に関し、詳しくは所要
面積の少ない、高集積化に適した半導体記憶装置
に関する。

〔発明の背景〕

周知のように、半導体装置における容量は、半
導体記憶装置の蓄積容量部などに広く用いられて
いるが所要面積が大きいという問題があつた。

近年における半導体装置の集積密度の著しい向
上にともない、容量の所要面積減少が強く要望さ
れている。

〔発明の目的〕

本発明の目的は、上記従来の問題を解決し、所
望面積が極めて小さい半導体記憶装置を提供する
ことである。

〔発明の概要〕

上記目的を達成するため、本発明は複数のデー
タ線と、複数のワード線と、情報蓄積部である容
量と、絶縁ゲート型電界効果トランジスタとを含
んでなる半導体記憶装置において 上記ワード線は上記絶縁ゲート型電界効果トラ
ンジスタのゲート電極に電気的に接続され、 かつ、上記情報蓄積部である容量は、 半導体基板の主表面から上記半導体基板内部へ
向けて形成された細孔と、該細孔の表面上に積層
して形成された絶縁膜及び容量電極を少なくとも
有し、 当該細孔の開孔部の最も狭い巾部分の長さが当
該細孔の深さよりも短く、かつ、当該細孔の側壁
は上記基板主表面に対してほぼ垂直に設けられ、 上記容量電極は多結晶シリコン膜からなり、 かつ、該容量電極は上記細孔に設けられた絶縁
膜の全面に設けられてなり、 かつ、上記細孔の内壁たる半導体基板表面に
は、半導体基板と逆導電型の不純物領域が接合容
量を形成するように設けられてなる構成を有する
ものである。

〔発明の実施例〕

第１図ａおよびｂに本発明の説明の為の概念図
を示した。ａにドレイン容量の場合、ｂに反転容
量の場合を示した。本発明の骨子は、半導体基板
４中に細孔１６を掘り、この細孔の内壁の表面を
容量として用いることにあり、基板表面開口部の
面積に対し著しく細孔内壁面積を拡大することが
できることを特徴とする。こうすれば平面面積を
増加することなく記憶容量を拡大することができ
従来法の欠点であつた多段接続の不利を飛躍的に
減少させることができる。

従来例によると100μm□の容量で約1pFとなる
が第１図の細孔は開口部2μm×100μmで50μmの
深さを容易に形成できるから容量の面積は同じで
基板表面の面積は1/50に縮小できる。この例では
少なくとも50倍の集積度が従来と同じ基板面積で
実現される。また同じ規模であれば1/50に面積を
縮小でき、本発明の実施効果は測り知れないもの
がある。

次に細孔の形成法を述べる。従来からKOHの
水溶液を用いたエツチング法が知られており、こ
れはシリコンの｛111｝面のエツチング速度が特
に遅く、適当な条件を選べば｛111｝面以外の面
の1/400の速度にすることも可能である。すなわ
ち方位依存エツチング（orientation dependent
etching）を用いて最もエツチング速度の遅い
｛111｝面を精度よく形成することができる。この
説明を第２図に示す。本発明の主旨上細孔を縦方
向に深く形成するので基板表面は｛110｝面ある
いはその近傍（以下｛110｝面と記す場合、特に
断わらない限りその近傍も含むことにする。その
近傍とは｛110｝面から20゜以内とする。｛110｝面
の場合20゜以内に他の低指数面はない）である必
要がある。

第２図に示すごとく｛110｝面上に形成したエ
ツチングマスク孔側線１７を形成する。エツチン
グのマスクとしてはシリコンのエツチング速度よ
り十分遅い物質ならなんでもよいが、通常よく
SiO₂が用いられる。このSiO₂膜に幅L_Oのエツチ
ングマスク孔を形成し、しかる後にKOHの水溶
液でエツチングする。｛110｝面のエツチング速度
とKOH濃度の測定値を第３図に示す。エツチン
グ速度のKOH濃度依存性は小さいが、エツチン
グ面の平滑さを考慮すると20％以上の濃度が適当
である。たとえば液温80℃KOH濃度40％の液を
用いればエツチング速度は1.25μm／minとなる。

この液を用いてたとえば60分エツチングする
と、エツチング孔の深さＤは75μmとなる。第２
図に示すごとくそのエツチング孔内壁面１８は
｛111｝面で構成され、エツチングマスク孔側線１
７が｛111｝面と｛110｝面の交線である〔112〕
方向からθ傾いたとすると、θが大きくなればな
る程内壁面の微小な｛111｝面が多くなる。図で
はステツプの多い凹凸のある面を描いたが、これ
は原子的に拡大して示したものであり、実際の内
壁面は鏡面であり、図の模式的な凹凸面は見るこ
とができない。

またエツチングマスク孔の幅L_Oに比して一般
に最終的なエツチング孔の幅L_Fは拡大し、その
拡大量は強くθに依存する。今拡大量をｍとし、
次式で定義する。

ｍ＝L_F−L_O／２ ……(1) このｍはエツチングマスク側線からエツチング
孔内壁面までの距離である。このｍをエツチング
孔深さＤで規格化した値θとの関係を第４図に示
す。θとｍ／Ｄはほぼ直線的な関係を示し、θ＝
０ではｍが非常に小さくなると予想される。言い
かえればエツチングマスク孔側線が正確に〔112〕
方向であればほとんどエツチングマスク孔幅と同
じ幅のエツチング孔が形成できることを示してい
る。現実にはθ＝０という条件を用いることはで
きない。たとえばθ＝1゜の場合、上記のごとく
75μmの深さのエツチング孔を形成するとｍ＝
2.6μmとなる。すなわちエツチングマスク孔の幅
L_Oが1μmであつても、両端に2.6μmずつ拡大し、
最終的には6.6μmのエツチング孔幅となる。

以上本発明を実施する際の細孔形成エツチング
法の説明を行つたが、本発明はエツチング方法を
限定するものではなく、エツチング法の種類を問
わない。

以下詳細な説明例を用いて本発明を説明する。
また以下の説明では上述した細孔形成エツチング
をODE（Orientation Dependent Etching）と略
称して用い、特に詳細なエツチング条件をその都
度断わらないとする。また説明例の構成はドレイ
ン容量（第１図ａ）あるいは反転容量（第１図
ｂ）を用いることができるので、まずドレイン容
量の実施例を先に説明する。

第５図に本発明の説明例を示した。まずａに示
すように基板４にエツチングのマスクとなる絶縁
膜（SiO₂がよく用いられる）にエツチング孔１
９をフオトエツチング法によつて形成する。しか
る後にODEによつて細孔１６を形成し、ｂに示
すように、ソースとなる領域と細孔部の絶縁膜を
除き公知の熱拡散やイオン打込み法によつて第１
導電型の基板と逆の第２導電型の領域５を形成す
る。ｃに示すようにしかる後に熱酸化法などによ
つて絶縁膜６を被着し、フオトエツチング法等に
よつて電極接続孔２０を形成し、しかる後にｄに
示すようにゲート電極８、ソース電極７を形成す
る。こうすることによつて第１図ａに示した説明
例の構造が実現できる。

本発明の他の説明例を第６図に示す。ａまでは
第５図に示した方法と同様である。しかる後ｂに
示すように所定の絶縁膜６上に自己整合電極２１
を形成しこれをマスクとしてｃに示すように公知
のイオン打込みや熱拡散法によつて第２導電型の
領域５を形成する。自己整合電極２１はイオン打
込みあるいは熱拡散耐えるものであればよく、熱
拡散法では多結晶シリコンやMo，Ｗなどの高融
点金属などがよく用いられる。さらにその上に
CVD（Chemical Vapor Deposition）法による
SiO₂膜やこれにりんやほう素を添加したPSG
（Phospho―silicate Glass）やBSG（Boro―
silicate Glass）で代表される第２層絶縁膜２２
を被着し、ソース領域と、自己整合電極２１に接
続するソース電極７とゲート電極８を接続する。
本実施例はソース領域およびドレイン領域とゲー
トが自己整合で形成されるので素子の微小化が達
成される。

第７図は本発明の他の説明例を示した。ａに示
すように絶縁膜６を形成し、所定の部分に自己整
合型電極２１を形成する。この電極をODEエツ
チングのマスクとするのであるから、KOH水溶
液に難溶である必要があるが、前記の多結晶シリ
コン、Mo，Ｗ等は溶け易い。それ故さらに絶縁
膜６を電極２１上にも被着する必要がある。次に
ｂに示すようにODEによつて細孔１６を形成し
次に電極２１をマスクとしてソース部の絶縁膜６
を除去する。しかる後にｃに示すように公知のイ
オン打込みや熱拡散法によつて第２導電型の領域
５を形成し、第２層絶縁膜２２を被着する。さら
にｄに示すように電極接続孔２０をフオトエツチ
ング法によつて形成し、ソース電極７とゲート電
極８を形成する。本説明例は細孔とドレインとソ
ースとゲートの４者が自己整合されているので第
５図、第６図に示した実施よりさらに微小化でき
うる。このとき自己型電極２１は平面図ｅに示す
ように細孔１６のまわりを取り囲むようにして形
成されている。

以上３つの本発明の説明例を説明したが第５図
第６図の場合ドレインとゲートは一方向に並んで
いる例を用いた。これは第８図に示すように細孔
１６を取り囲むようにゲート電極およびソースと
なる第２導電型領域５を形成することができる。

また以上３つの本発明の説明例はすべて１つの
素子を用いて説明したが、これをマトリツクス状
に配列するとソース領域の接続であるデータ線
と、ゲートの接続であるワード線１３は互いに交
叉する。このときに以上３つの実施例ではゲート
電極８とソース電極７と同じ面内で分離すること
ができない。これを解決するにはソースの第２導
電型領域５からソース電極７を接続することなく
基板４の表面上をあわせればよい。しかしこうす
るとゲートとなる自己整合型電極２１の直下には
領域５が形成できないわけであるから第６図、第
７図の場合には領域５を形成する以上にあらかじ
めソース接続用の領域５を形成しておく必要があ
る。

これには第９図ａに示すごとく絶縁膜のマスク
６の一部を除去して公知のイオン打込みや熱拡散
法によつて第２導電型の領域５を形成するか、ｂ
に示すように基板全面に領域５を形成した後ソー
ス領域となる領域５を残して他を除去する方法を
用いることができる。

第１０図に本発明のマトリツクス状に配列した
説明例を示す。ａはソースとゲートが一方向に並
んだもの、ｂはゲートを囲むように形成したソー
スの場合である。上述した方法を用いてソースと
なる第２導電型の領域５をデータ線とし、ゲート
となる自己整合型電極２１をワード線とする。こ
のとき平行に並んだソース間は電気的に分離する
必要があり各間に分離帯２３を形成する。この分
離帯は、この上の絶縁膜を5000Å以上に厚くする
か、あるいはこの部分に基板と同じ導電型となる
不純物を添加するか、あるいは第３の電極を絶縁
膜６を介して電極２１の下に形成し、基板上にチ
ヤネルが形成されて導通状態になるのを防ぐよう
に電圧を印加するか等のいくつかの方法が知られ
ているが、本発明はその方法を限定しない。

第１１図に本発明の他の説明例を示した。これ
は第１，２，５図のｂの反転容量を用いたもので
あり、第１１図中ａに示すようにソースとなる第
２導電型の領域５を形成し、しかる後にｂに示す
ようにODEによつて所定の部分に細孔１６を形
成する。さらにｃに示すように絶縁膜６を形成し
た後、ソース上に電極接続孔２０を形成して、ｄ
に示すようにソース電極７、ゲート電極８、容量
電極９を形成し、細孔の内壁部を容量として用い
る。

本発明の他の説明例を第１２図に示した。これ
はゲートとソースを自己整合によつて形成するも
のでａに示すごとくODEによつて細孔１６を形
成した後、表面全体を覆う絶縁膜６を形成し、ｂ
に示すように自己整合電極２１を所定の位置に形
成した後、これをマスクとして公知のイオン打込
みや熱拡散法によつて第２導電型の領域５を形成
する。しかる後にｃに示すように第２層絶縁膜２
２を形成し、ｄに示すごとくソース電極７、ゲー
ト電極８、容量電極９を電極接続孔を通じて接続
する。こうすることによつてソースとゲートと容
量電極が自己整合によつて形成でき微小化に有効
である。

本発明の他の説明例を第１３図に示した。これ
はゲート、ソース、容量電極および細孔を自己整
合によつて形成するもので、ａに示すように前述
の方法によつて自己整合電極２１を形成した後こ
れをODEエツチングの際のマスクとして用いる
ため１例として絶縁膜６を被着し、これをマスク
としてｂに示すようにODEエツチングして細孔
１６を形成した後、細孔内壁を絶縁膜６で覆う。
しかる後にｃに示すように第２自己整合電極２４
を被着し所定の部分を残す。その後公知のイオン
打込みや拡散によつてソースとなる第２導電型領
域５を形成する。またこの領域５は第２自己整合
電極２４を形成する以前でもよい。その後ｄに示
すように第２層絶縁膜２２を形成し電極接続孔２
０を形成した後ソース電極７、ゲート電極８、容
量電極９を接続する。こうすれば各電極が互いに
自己整合で形成できるのでさらに微小化には有利
である。

第１４図に第１３図とは異なつた配列のソー
ス、ゲート容量電極を自己整合によつて形成した
本発明の他の説明例を示す。

これら第１１図，第１２図，第１３図及び第１
４図に示したように容量電極、ソース、ゲートを
一方向に配列する方法の他に第１２図に示すよう
に互いにとり囲むようにも配列できる。またマト
リツクス状に多数の素子を配列する場合ソースを
共通にするときは前述したように第１３図に示し
た共通のソースをあらかじめ形成すればよい。

本容量電極をもつ素子をマトリツクス状に配列
するには第１５図のようにすればよい。これは第
１０図のドレイン接合容量を用いる場合に容量電
極が加わつた構成であり、図に示すようにゲート
電極と容量電極を交互に配列すればよい。こうす
れば電極接続孔を形成することなくマトリツクス
が構成できるので微小化しうる。

第１５図に示す実施例は、断面図で考えると第
１図ａに示されたドレイン接合容量を用いる場合
に、第１図ｂに示された容量電極が加わつた構成
である。容量電極は、ドレイン接合容量を形成す
る不純物領域５と絶縁膜をはさんで設けられるこ
とにより、絶縁膜容量を形成する。このように、
第１５図の実施例によれば、接合容量と絶縁膜容
量が加わつた構成となる。第１５図の容量電極２
１は、前述したとおり多結晶シリコンやMo，Ｗ
などの高融点金属であり、前述の説明例と同様細
孔に設けられた絶縁膜の全面に設けられている。
特に、容量電極として多結晶シリコンを用いる
と、被覆性が良好なので、実際の製品として極め
て好ましい結果が得られる。

本発明の説明には便宜上絶縁膜６を基板表面に
も、自己整合電極上にも同様に形成したが各下地
上で異なつた絶縁膜を用いてもよい。

又本発明では｛110｝面のシリコン基板を用い
るが、他の低指数の面たとえば｛111｝、｛100｝で
は表面にほぼ垂直な細孔は形成できないので本発
明の実施効果はほとんどなく、本発明は｛110｝
面とその近傍約20゜以内が好ましい。

〔発明の効果〕

上記説明から明らかなように、本発明によれ
ば、容量の所要面積を著しく減少させることがで
き、半導体装置の集積密度の向上に極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明の概念を示す断面図、第２図、
第３図、第４図は細孔の形成法を説明する図、第
５図から第１４図までは本発明の説明例を示す
図、第１５図は本発明の実施例を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ線と、複数のワード線と、情報
   蓄積部である容量と、絶縁ゲート型電界効果トラ
   ンジスタとを含んでなる半導体記憶装置において 上記ワード線は上記絶縁ゲート型電界効果トラ
   ンジスタのゲート電極に電気的に接続され、 かつ、上記情報蓄積部である容量は、 半導体基板の主表面から上記半導体基板内部へ
   向けて形成された細孔と、該細孔の表面上に積層
   して形成された絶縁膜及び容量電極を少なくとも
   有し、 当該細孔の開孔部の最も狭い巾部分の長さが当
   該細孔の深さよりも短く、かつ、当該細孔の側壁
   は上記基板主表面に対してほぼ垂直に設けられ、 上記容量電極は多結晶シリコン膜からなり、 かつ、該容量電極は上記細孔に設けられた絶縁
   膜の全面に設けられてなり、 かつ、上記細孔の内壁たる半導体基板表面に
   は、半導体基板と逆導電型の不純物領域が接合容
   量を形成するように設けられてなることを特徴と
   する半導体記憶装置。