JPS59103372A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59103372A JPS59103372A JP58217717A JP21771783A JPS59103372A JP S59103372 A JPS59103372 A JP S59103372A JP 58217717 A JP58217717 A JP 58217717A JP 21771783 A JP21771783 A JP 21771783A JP S59103372 A JPS59103372 A JP S59103372A
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- insulating film
- etching
- capacitor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体記憶装置に関し、詳しくは、絶縁ゲート
型電界効果トランジスタと、情報蓄積部である半導体記
憶装置に関する。
型電界効果トランジスタと、情報蓄積部である半導体記
憶装置に関する。
周知のように、絶縁ゲート型電界効果トランジスタと、
情報蓄積部である容量をそなえた半導体記憶装置は、各
種用途に広く用いられているが、近年における集積密度
の著しい向上にともない、所要面積の減少が強く要望さ
れている。
情報蓄積部である容量をそなえた半導体記憶装置は、各
種用途に広く用いられているが、近年における集積密度
の著しい向上にともない、所要面積の減少が強く要望さ
れている。
本発明の目的は、所要面積が著しく小さく、従来よりも
はるかに集積密度の高い半導体記憶装置を提供すること
である。
はるかに集積密度の高い半導体記憶装置を提供すること
である。
上記目的を達成するため、本発明は、半導体基板の主表
面から内部へ向けて形成された細孔を容量に利用し、上
記細孔の表面上に、上記絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜とは異なる絶縁膜と電極を積層して
形成するものである。
面から内部へ向けて形成された細孔を容量に利用し、上
記細孔の表面上に、上記絶縁ゲート型電界効果トランジ
スタのゲート絶縁膜とは異なる絶縁膜と電極を積層して
形成するものである。
第１図（ａ）および（ｂ）に本発明の概念図を示した。
（ａ）にドレイン容量の場合、（ｂ）に反転容量の場合
を示した。本発明の骨子は、半導体基板４中に細孔１６
を掘シ、この細孔の内壁の表面を容量として用いること
にあり、基板表面開口部の面積に対し著しく細孔内壁面
積を拡大することができることを特徴とする。こうすれ
ば平面面積を増加することなく記憶容量を拡大すること
ができ従来法の欠点であった多段接続の不利を飛躍的に
減少させることができる。
を示した。本発明の骨子は、半導体基板４中に細孔１６
を掘シ、この細孔の内壁の表面を容量として用いること
にあり、基板表面開口部の面積に対し著しく細孔内壁面
積を拡大することができることを特徴とする。こうすれ
ば平面面積を増加することなく記憶容量を拡大すること
ができ従来法の欠点であった多段接続の不利を飛躍的に
減少させることができる。
従来例によると１００μｍＬｌの容量で約ＩＩ）Ｆとな
るが第１図の細孔は開口部２μｍＸ１００μｍで５０μ
ｍの深さを容易に形成できるから容量の面積は同じで基
板表面の面積は１１５０に縮小できる。この例では少な
くとも５０倍の集積度が従来と同じ基板面積で実現され
る。また同じ規模であれば１１５０に面積を縮小でき、
本発明の実施効果は測り知れないものがある。
るが第１図の細孔は開口部２μｍＸ１００μｍで５０μ
ｍの深さを容易に形成できるから容量の面積は同じで基
板表面の面積は１１５０に縮小できる。この例では少な
くとも５０倍の集積度が従来と同じ基板面積で実現され
る。また同じ規模であれば１１５０に面積を縮小でき、
本発明の実施効果は測り知れないものがある。
次に細孔の形成法を述べる。従来からＫＯＨの水溶液を
用いたエツチング法が知られておシ、これはシリコンの
（１１１）面のエツチング速度が特に遅く、適当な条件
を選べば（１１１）面取外の面の１／４００の速度にす
ることも可能である。
用いたエツチング法が知られておシ、これはシリコンの
（１１１）面のエツチング速度が特に遅く、適当な条件
を選べば（１１１）面取外の面の１／４００の速度にす
ることも可能である。
すなわち方位依存エツチング（ｏｒｉｅｎｔａｔｉｏｎ
ｄｅｐｅｎｄｅｎｔ ｅｔｃｈｉｎｇ ）を用いて最も
エツチング速度の遅い（１１１）面を精度よく形成する
ことができる。この説明を第２図に示す。本発明の主旨
上細孔を縦方向に深く形成するので基板表面は（１１０
）面あるいはその近傍（以下（１１０）面と記す場合、
特に断わらない限りその近傍も含むことにする。その近
傍とは（１１０）面から２Ｏ２以内とする。（１１０）
面の場合２０°以内に他の低指数面はない）である必要
がある。
ｄｅｐｅｎｄｅｎｔ ｅｔｃｈｉｎｇ ）を用いて最も
エツチング速度の遅い（１１１）面を精度よく形成する
ことができる。この説明を第２図に示す。本発明の主旨
上細孔を縦方向に深く形成するので基板表面は（１１０
）面あるいはその近傍（以下（１１０）面と記す場合、
特に断わらない限りその近傍も含むことにする。その近
傍とは（１１０）面から２Ｏ２以内とする。（１１０）
面の場合２０°以内に他の低指数面はない）である必要
がある。
第２図に示すとと（（１１０）面上に形成したエツチン
グマスク孔側線１７を形成する。エツチングのマスクと
してはシリコンのエツチング速度よシ゛十分遅い物質な
らなんでもよいが、通常よく５ｉＯｚが用いられる。こ
の５ｉｎ２膜に幅Ｌｏのエツチングマスク孔を形成し、
しかる後にＫＯＨの水溶液でエツチングする。（１１０
）面のエツチング速度とＫＯＨ濃度の測定値を第３図に
示す。
グマスク孔側線１７を形成する。エツチングのマスクと
してはシリコンのエツチング速度よシ゛十分遅い物質な
らなんでもよいが、通常よく５ｉＯｚが用いられる。こ
の５ｉｎ２膜に幅Ｌｏのエツチングマスク孔を形成し、
しかる後にＫＯＨの水溶液でエツチングする。（１１０
）面のエツチング速度とＫＯＨ濃度の測定値を第３図に
示す。
エツチング速度のＫＯＨ濃度依存性は小さいが、エツチ
ング面の平滑さを考慮すると２０％以上の濃度が適当で
ある。たとえば液温８０ＣＫＯＨ濃度４０％の液を用い
ればエツチング速度は１．２５μｍ／ｍ１ｔｔとなる。
ング面の平滑さを考慮すると２０％以上の濃度が適当で
ある。たとえば液温８０ＣＫＯＨ濃度４０％の液を用い
ればエツチング速度は１．２５μｍ／ｍ１ｔｔとなる。
この液を用いてたとえば６０分エツチングすると、エツ
チング孔の深さＤは７５μｍとなる。第２図に示すごと
くそのエツチング孔内壁面１８は（１１１）面で構成さ
れ、エツチングマスク孔側線１７が（１１１）面と（１
１０）面の交線である（１１２：１１方向からθ傾いた
とすると、θが大きくなればなる稚内壁面の微小な（１
１１）面が多くなる。図ではステップの多い凹凸のある
面を描いたが、これは原子的に拡大して示したものであ
り、実際の内壁面は鏡面であり、図の模式的な凹凸面は
見ることができない。
チング孔の深さＤは７５μｍとなる。第２図に示すごと
くそのエツチング孔内壁面１８は（１１１）面で構成さ
れ、エツチングマスク孔側線１７が（１１１）面と（１
１０）面の交線である（１１２：１１方向からθ傾いた
とすると、θが大きくなればなる稚内壁面の微小な（１
１１）面が多くなる。図ではステップの多い凹凸のある
面を描いたが、これは原子的に拡大して示したものであ
り、実際の内壁面は鏡面であり、図の模式的な凹凸面は
見ることができない。
またエツチングマスク孔の幅Ｌｏに比して一般に最終的
なエツチング孔の幅Ｌｒは拡大し、その拡大量は強くθ
に依存する。金鉱大量をｍとし、次式で定義する。
なエツチング孔の幅Ｌｒは拡大し、その拡大量は強くθ
に依存する。金鉱大量をｍとし、次式で定義する。
このｍはエツチングマスク側線からエツチング孔内壁面
までの距離である。このｍをエツチング孔深さＤで規格
化した値θとの関係を第４図に示す。θとｍ ／ ］）
はほぼ直線的な関係を示し、θ＝０ではｍが非常に小さ
くなると予想される。言いかえればエツチングマス孔側
線が正確に（１１２）方向であればほとんどエツチング
マスク孔幅と同じ幅のエツチング孔が形成できることを
示している。現実にはθ＝０という条件を用いることは
できない。たとえばθ＝１°の場合、上記のごとく７５
μｍの深さのエツチング孔を形成するとｍ−２，６μｍ
となる。すなわちエツチングマスク孔の幅Ｌｏが１μｍ
であっても、両端に２．６μｍずつ拡大シ、最終的には
６．６μｍのエツチング孔幅となる。
までの距離である。このｍをエツチング孔深さＤで規格
化した値θとの関係を第４図に示す。θとｍ ／ ］）
はほぼ直線的な関係を示し、θ＝０ではｍが非常に小さ
くなると予想される。言いかえればエツチングマス孔側
線が正確に（１１２）方向であればほとんどエツチング
マスク孔幅と同じ幅のエツチング孔が形成できることを
示している。現実にはθ＝０という条件を用いることは
できない。たとえばθ＝１°の場合、上記のごとく７５
μｍの深さのエツチング孔を形成するとｍ−２，６μｍ
となる。すなわちエツチングマスク孔の幅Ｌｏが１μｍ
であっても、両端に２．６μｍずつ拡大シ、最終的には
６．６μｍのエツチング孔幅となる。
以上本発明を実施する際の細孔形成エツチング法の説明
を行ったが、本発明はエツチング方法を限定するもので
はなく、エツチング法の種類を問わない。
を行ったが、本発明はエツチング方法を限定するもので
はなく、エツチング法の種類を問わない。
以下詳細な実施例を用いて本発明を説明する。
また本発明の説明では上述した細孔形成エツチングをＯ
Ｄ Ｅ （Ｏｒｉｅｎｔａｔｉｏｎ Ｄｅｐｅｎｄｅｎ
ｔ Ｅｔｃｈｉｎｇ）と略称して用い、特に詳細なエツ
チング条件をその都度断わらないとするへまだ本発明の
構成はドレイン容量（第１図（ａ））あるいは反転容量
（第１図（ｂ））を用いることができるので、まずドレ
イン容量の実施例を先に説明する。
Ｄ Ｅ （Ｏｒｉｅｎｔａｔｉｏｎ Ｄｅｐｅｎｄｅｎ
ｔ Ｅｔｃｈｉｎｇ）と略称して用い、特に詳細なエツ
チング条件をその都度断わらないとするへまだ本発明の
構成はドレイン容量（第１図（ａ））あるいは反転容量
（第１図（ｂ））を用いることができるので、まずドレ
イン容量の実施例を先に説明する。
第５図に本発明の実施例を示した。まず（ａ）に示すよ
うに基板４上にエツチングのマスクとなる絶縁膜（Ｓｉ
Ｏｚがよく用いられる）にエツチング孔１９をフォトエ
ツチング法によって形成する。しかる後にＯＤＥによっ
て細孔１６を形成し、（ｂ）に示すように、ソースとな
る領域と細孔部の絶縁膜を除き公知の熱拡散やイオン打
込み法によって第１導電型の基板と逆の第２導電型の領
域５を形成する。（Ｃ）に示すようにしかる後に熱酸化
法などによって絶縁膜６を被着し、フォトエツチング法
等によって電極接続孔２０を形成し、しかる後に（ｄ）
に示すようにゲート電極８、ソース電極７を形成する。
うに基板４上にエツチングのマスクとなる絶縁膜（Ｓｉ
Ｏｚがよく用いられる）にエツチング孔１９をフォトエ
ツチング法によって形成する。しかる後にＯＤＥによっ
て細孔１６を形成し、（ｂ）に示すように、ソースとな
る領域と細孔部の絶縁膜を除き公知の熱拡散やイオン打
込み法によって第１導電型の基板と逆の第２導電型の領
域５を形成する。（Ｃ）に示すようにしかる後に熱酸化
法などによって絶縁膜６を被着し、フォトエツチング法
等によって電極接続孔２０を形成し、しかる後に（ｄ）
に示すようにゲート電極８、ソース電極７を形成する。
こうすることによって第１図（ａ）に示した本発明の構
造が実現できる。
造が実現できる。
本発明の他の実施例を第６図に示す。（ａ）までは第５
図に示した方法と同様である。しかる後（ｂ）に示すよ
うに所定の絶縁膜６上に自己整合電極２１を形成しこれ
をマスクとして（Ｃ）に示すように公知のイオン打込み
や熱拡散法によって第２導電型の領域５を形成する。自
己整合電極２１はイオン打込みあるいは熱拡散耐えるも
のであればよく、熱拡散法では多結晶シリコンやＭＯ，
Ｗなどの高融点金属などがよく用いられる。さらにその
上にＣＶ ｌ） （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉ ｔｉｏｒり法による５ｉｎ２膜やこれにり
んやほう素を添加したＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ ）やＢＳＧ（ＢＯｒＯ−ｓ′
１ｌｉｃａｔｅ Ｑｌａｓｓ）で代表される第２層絶縁
膜２２を被着し、ソース領域と、自己整合電極２１に接
続するソース電極７とゲート電極８を接続する。本実施
例はソース領域およびドレイン領域とゲートが自己整合
で形成されるので素子の微小化が達成される。
図に示した方法と同様である。しかる後（ｂ）に示すよ
うに所定の絶縁膜６上に自己整合電極２１を形成しこれ
をマスクとして（Ｃ）に示すように公知のイオン打込み
や熱拡散法によって第２導電型の領域５を形成する。自
己整合電極２１はイオン打込みあるいは熱拡散耐えるも
のであればよく、熱拡散法では多結晶シリコンやＭＯ，
Ｗなどの高融点金属などがよく用いられる。さらにその
上にＣＶ ｌ） （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉ ｔｉｏｒり法による５ｉｎ２膜やこれにり
んやほう素を添加したＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ ）やＢＳＧ（ＢＯｒＯ−ｓ′
１ｌｉｃａｔｅ Ｑｌａｓｓ）で代表される第２層絶縁
膜２２を被着し、ソース領域と、自己整合電極２１に接
続するソース電極７とゲート電極８を接続する。本実施
例はソース領域およびドレイン領域とゲートが自己整合
で形成されるので素子の微小化が達成される。
第７図に本発明の他の実施例を示した。（ａ）に示すよ
うに絶縁膜６を形成し、所定の部分に自己整合型電極２
１を形成する。この電極をＯＤＥエツチングのマスクと
するのであるから、ＫＯＨ水溶液に難溶である必要があ
るが、前記の多結晶シリコン、ＭＯｌＷ等は溶は易い。
うに絶縁膜６を形成し、所定の部分に自己整合型電極２
１を形成する。この電極をＯＤＥエツチングのマスクと
するのであるから、ＫＯＨ水溶液に難溶である必要があ
るが、前記の多結晶シリコン、ＭＯｌＷ等は溶は易い。
それ故さらに絶縁膜６を電極２１上にも被着する必要が
ある。次に（ｂ）に示すようにＯＤＥによって細孔１６
を形成し次に電極２１をマスクとしてソース部の絶縁膜
６を除去する。しかる後に（Ｃ）に示すように公知のイ
オン打込みや熱拡散法によって第２導電型の領域５を形
成し、第２層絶縁膜２２を被着する。さらに（ｄ）に示
すように電極接続孔２ｏをフォトエツチング法によって
形成し、ソース電極７とゲート電極８を形成する。本実
施例は細孔とドレインとソースとゲートの４者が自己整
合されているので第５図、第６図に示した実施よジさら
に微小化できうる。このとき自己型電極２１は平面図（
ｅ）に示すように細孔１６のまわシを取シ囲むようにし
て形１成されている。
ある。次に（ｂ）に示すようにＯＤＥによって細孔１６
を形成し次に電極２１をマスクとしてソース部の絶縁膜
６を除去する。しかる後に（Ｃ）に示すように公知のイ
オン打込みや熱拡散法によって第２導電型の領域５を形
成し、第２層絶縁膜２２を被着する。さらに（ｄ）に示
すように電極接続孔２ｏをフォトエツチング法によって
形成し、ソース電極７とゲート電極８を形成する。本実
施例は細孔とドレインとソースとゲートの４者が自己整
合されているので第５図、第６図に示した実施よジさら
に微小化できうる。このとき自己型電極２１は平面図（
ｅ）に示すように細孔１６のまわシを取シ囲むようにし
て形１成されている。
以上３つの本発明の詳細な説明したが第５図第６図の場
合ドレインとゲートは一方向に並んでいる例を用いた。
合ドレインとゲートは一方向に並んでいる例を用いた。
これは第８図に示すように細孔１６を取り囲むようにゲ
ート電極およびソースとなる第２導電型領域５を形成す
ることができる。
ート電極およびソースとなる第２導電型領域５を形成す
ることができる。
また以上３つの本発明の実施例はすべて１つの素子を用
いて説明したが、これをマｔｌックス状に配列するとソ
ース領域の接続であるデータ線と、ゲートの接続である
ワード線１３は互いに交叉する。このときに以上３つの
実施例ではゲート電極８とソース電極７と同じ面内で分
離することができない。これを解決するにはソースの第
２導電型領域５からソース電極７を接続することなく基
板４の表面上をあわせればよい。しかしこうするとゲニ
トとなる自己整合型電極２１の直下には領域５が形成で
きないわけであるから第６図、第７図の場合には領域５
を形成する以上にあらかじめソース接続用の領域５を形
成しておく必要がある。
いて説明したが、これをマｔｌックス状に配列するとソ
ース領域の接続であるデータ線と、ゲートの接続である
ワード線１３は互いに交叉する。このときに以上３つの
実施例ではゲート電極８とソース電極７と同じ面内で分
離することができない。これを解決するにはソースの第
２導電型領域５からソース電極７を接続することなく基
板４の表面上をあわせればよい。しかしこうするとゲニ
トとなる自己整合型電極２１の直下には領域５が形成で
きないわけであるから第６図、第７図の場合には領域５
を形成する以上にあらかじめソース接続用の領域５を形
成しておく必要がある。
これには第９図（ａ）に示すごとく絶縁膜のマスク６の
一部を除去して公知のイオン打込みゃ熱拡散法によって
第２導電型の領域５を形成するが、（ｂ）に示すように
基板全面に領域５を形成した後ソース領域となる領域５
を残して他を除去する方法を用いることができる。
一部を除去して公知のイオン打込みゃ熱拡散法によって
第２導電型の領域５を形成するが、（ｂ）に示すように
基板全面に領域５を形成した後ソース領域となる領域５
を残して他を除去する方法を用いることができる。
第１０図に本発明のマトリックス状に配列した実施例を
示す。（ａ）はソースとゲートが一方向に並んだもの、
（ｂ）はゲートを囲むように形成したソースの場合であ
る。上述した方法を用いてソースとなる第２導電型の領
域５をデータ線とし、ゲートとなる自己整合型電極２１
をワード線とする。このとき平行に並んだソース間は電
気的に分離する必要があり各間に分離帯２３を形成する
。この分離帯は、この上の絶縁膜を５０００Å以上に厚
くするか、あるいはこの部分に基板と同じ導電型となる
不純物を添加するか、あるいは第３の電極を絶縁膜６を
介して電極２１の下に形成し、基板上にチャネルが形成
されて導通状態になるのを防ぐように電圧を印加するか
等のいくつかの方法が知られているが、本発明はその方
法を限定しない。
示す。（ａ）はソースとゲートが一方向に並んだもの、
（ｂ）はゲートを囲むように形成したソースの場合であ
る。上述した方法を用いてソースとなる第２導電型の領
域５をデータ線とし、ゲートとなる自己整合型電極２１
をワード線とする。このとき平行に並んだソース間は電
気的に分離する必要があり各間に分離帯２３を形成する
。この分離帯は、この上の絶縁膜を５０００Å以上に厚
くするか、あるいはこの部分に基板と同じ導電型となる
不純物を添加するか、あるいは第３の電極を絶縁膜６を
介して電極２１の下に形成し、基板上にチャネルが形成
されて導通状態になるのを防ぐように電圧を印加するか
等のいくつかの方法が知られているが、本発明はその方
法を限定しない。
第１１図に本発明の他の実施例を示した。これは第１．
２．５図の（ｂ）の反転容量を用いたものであり第１１
図中（ａ）に示すようにソースとなる第２導電型の領域
５を形成し、しかる後に（ｂ）に示すようにＯＤＥによ
って所定の部分に細孔１６を形成する。さらに（Ｃ）に
示すように絶縁膜６を形成した後、ソース上に電極接続
孔２０を形成すて、（ｄ）に示すようにソース電極７、
ゲート電極８、容量電極９を形成し、細孔の内壁部を容
量として用いる。
２．５図の（ｂ）の反転容量を用いたものであり第１１
図中（ａ）に示すようにソースとなる第２導電型の領域
５を形成し、しかる後に（ｂ）に示すようにＯＤＥによ
って所定の部分に細孔１６を形成する。さらに（Ｃ）に
示すように絶縁膜６を形成した後、ソース上に電極接続
孔２０を形成すて、（ｄ）に示すようにソース電極７、
ゲート電極８、容量電極９を形成し、細孔の内壁部を容
量として用いる。
本発明の他の実施例を第１２図に示した。これはゲート
とソースを自己整合によって形成するもので（ａ）に示
すとと＜ＯＤＥによって細孔１６を形成した後、表面全
体を覆う絶縁膜６を形成し、（ｂ）に示すように自己整
合電極２１を所定の位置に形成した後、これをマスクと
して公知のイオン打込みや熱拡散法によって第２導電型
の領域５を形成する。しかる後に（Ｃ）に示すように第
２層絶縁膜２２を形成し、（ｄ）に示すごとくソース電
極７、ゲート電極８、容量電極９を電極接続孔會通して
接続する。こうすることによってソースとゲートと容量
電極が自己整合によって形成でき微小化に有効である。
とソースを自己整合によって形成するもので（ａ）に示
すとと＜ＯＤＥによって細孔１６を形成した後、表面全
体を覆う絶縁膜６を形成し、（ｂ）に示すように自己整
合電極２１を所定の位置に形成した後、これをマスクと
して公知のイオン打込みや熱拡散法によって第２導電型
の領域５を形成する。しかる後に（Ｃ）に示すように第
２層絶縁膜２２を形成し、（ｄ）に示すごとくソース電
極７、ゲート電極８、容量電極９を電極接続孔會通して
接続する。こうすることによってソースとゲートと容量
電極が自己整合によって形成でき微小化に有効である。
本発明の他の実施例を第１３図に示した。これはゲート
、ソース、容量電極および細孔を自己整合によって形成
するもので、（ａ）に示すように前述の方法によって自
己整合電極２１を形成した後これをＯＤＥエツチングの
際のマスクとして用いるため１例として絶縁膜６を被着
し、これをマスクとして（ｂ）に示すようにＯＤＥエツ
チングして細孔１６を形成した後、細孔内壁を絶縁膜６
で覆う。
、ソース、容量電極および細孔を自己整合によって形成
するもので、（ａ）に示すように前述の方法によって自
己整合電極２１を形成した後これをＯＤＥエツチングの
際のマスクとして用いるため１例として絶縁膜６を被着
し、これをマスクとして（ｂ）に示すようにＯＤＥエツ
チングして細孔１６を形成した後、細孔内壁を絶縁膜６
で覆う。
しかる後に（Ｃ）に示すように第２自己整合電極２４を
被着し所定の部分を残す。その後公知のイオン打込みや
拡散によってソースとなる第２導電型領域５を形成する
。またこの領域５は第２自己整合電極２４を形成する以
前でもよい。その後（ｄ）に示すように第２層絶縁膜２
２を形成し電極接続孔２０を形成した後ソース電極７、
ゲート電極８、容量電極９を接続する。こうすれば各電
極が互いに自己整合で形成できるのでさらに微小化には
有利である。
被着し所定の部分を残す。その後公知のイオン打込みや
拡散によってソースとなる第２導電型領域５を形成する
。またこの領域５は第２自己整合電極２４を形成する以
前でもよい。その後（ｄ）に示すように第２層絶縁膜２
２を形成し電極接続孔２０を形成した後ソース電極７、
ゲート電極８、容量電極９を接続する。こうすれば各電
極が互いに自己整合で形成できるのでさらに微小化には
有利である。
第１４図に第１３図とは異なった配列のソース、ゲート
容量電極を自己整合によって形成した本発明の他の実施
例を示す。
容量電極を自己整合によって形成した本発明の他の実施
例を示す。
これら第１５図、第１６図、第１７図及び第１８図に示
したように容量電極、ソース、ゲートを一方向に配列す
る方法の他に第１２図に示すように互いにと９囲むよう
にも配列できる。またマトリックス状に多数の素子を配
列する場合ソースを共通にするときは前述したように第
１３図に示した共通のソースをあらかじめ形成すればよ
い。
したように容量電極、ソース、ゲートを一方向に配列す
る方法の他に第１２図に示すように互いにと９囲むよう
にも配列できる。またマトリックス状に多数の素子を配
列する場合ソースを共通にするときは前述したように第
１３図に示した共通のソースをあらかじめ形成すればよ
い。
本容量電極をもつ素子をマトリックス状に配列するには
第１５図のようにすればよい。これは第１０図のドレイ
ン接合容量を用いる場合に容量電極が加わった構成であ
り、図に示すようにゲート電極と容量電極を又互に配列
すればよい。こうすれば電極接続孔を形成することなく
マトリックスが構成できるので微小化しうる。
第１５図のようにすればよい。これは第１０図のドレイ
ン接合容量を用いる場合に容量電極が加わった構成であ
り、図に示すようにゲート電極と容量電極を又互に配列
すればよい。こうすれば電極接続孔を形成することなく
マトリックスが構成できるので微小化しうる。
本発明の説明には便宜上絶縁膜６を基板表面にも、自己
整合電極上にも同様に形成したが各下地上で異なった絶
縁膜を用いてもよい。
整合電極上にも同様に形成したが各下地上で異なった絶
縁膜を用いてもよい。
又本発明では（１１０）面のシリコン基板を用いるが、
他の低指数の面たとえば（１１１）。
他の低指数の面たとえば（１１１）。
（１００）では表面にはｙ垂直な細孔は形成できないの
で本発明の実施効果はほとんどなく、本発明は（１１０
）面とその近傍約２０°以内が好ましい。
で本発明の実施効果はほとんどなく、本発明は（１１０
）面とその近傍約２０°以内が好ましい。
上記説明から明らかなように、本発明によれば、半導体
記憶装置の所要面積を著しく減少させることができ、集
積密度の向上に極めて有用である。
記憶装置の所要面積を著しく減少させることができ、集
積密度の向上に極めて有用である。
第１図は本発明の概念を示す断面図、第２図２゜第３図
、第４図は細孔の形成法を説明する図、第５図から第１
５図までは本発明の実施例を示す図（り 第 ２ 国 第 ３ 図 ＫＯＨ濃度（重量Ｚ） 第 ４ 日 θ（崖９ 第 ！５ 日 第 ６ 久 ！６ 第 δ 国 μ 第 ７ 図 （ｂ） 第 ／／ 図 第 ７２ 国 ／６ 第 １３ 国
、第４図は細孔の形成法を説明する図、第５図から第１
５図までは本発明の実施例を示す図（り 第 ２ 国 第 ３ 図 ＫＯＨ濃度（重量Ｚ） 第 ４ 日 θ（崖９ 第 ！５ 日 第 ６ 久 ！６ 第 δ 国 μ 第 ７ 図 （ｂ） 第 ／／ 図 第 ７２ 国 ／６ 第 １３ 国
Claims (1)
- 情報蓄積部である容量と絶縁ゲート型電界効果トランジ
スタを含んでなる半導体記憶装置において、上記容量は
、半導体基板の主表面から上記基板内部へ向けて形成さ
れた細孔の表面上に積層して形成された絶縁膜と容量電
極を少なくとも有し、上記細孔の表面上に形成された絶
縁膜は上記電界効果トランジスタのゲート絶縁膜と異な
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217717A JPS6023506B2 (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217717A JPS6023506B2 (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50053883A Division JPS5812739B2 (ja) | 1975-05-07 | 1975-05-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59103372A true JPS59103372A (ja) | 1984-06-14 |
| JPS6023506B2 JPS6023506B2 (ja) | 1985-06-07 |
Family
ID=16708629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217717A Expired JPS6023506B2 (ja) | 1983-11-21 | 1983-11-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023506B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797719A (en) * | 1985-04-03 | 1989-01-10 | Matsushita Electronics Corporation | MOS capacitor with direct polycrystalline contact to grooved substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957779A (ja) * | 1972-06-02 | 1974-06-05 |
-
1983
- 1983-11-21 JP JP58217717A patent/JPS6023506B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4957779A (ja) * | 1972-06-02 | 1974-06-05 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797719A (en) * | 1985-04-03 | 1989-01-10 | Matsushita Electronics Corporation | MOS capacitor with direct polycrystalline contact to grooved substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6023506B2 (ja) | 1985-06-07 |
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